JPH0258152A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプロセッサに関し、特にマルチプ
ロセッサ間でシステムバスの排他的な操作を実現するの
に好適なインタロック命令に利用して有効な技術に関す
るものである。

〔従来の技術〕

モトローラ社のマイクロプロセッサＭＣ６８０２０にお
いては、マルチプロセッサ間の同期をとるための命令と
して、ＴＡＳ命令、ＣＡＳ命令及びＣＡＳ２命令がある
。各命令とも一連のメモリに対するオペレーションを不
可分のものとするため、オペレーションを行っている間
はＲＭＣ（リード・モディファイ・ライト　サイクル）
信号をアサートしてこれを表示し、他のプロセッサがバ
スを使用しないようにバスをロックする。

上記命令に関しては、ｒＭｃ６８０２０　３２ビツト　
マイクロプロセッサ　ユーザーズ　マニュアルＪ　ＰＰ
５〜２２〜５−２５、ＰＰＭ−５４〜５５がある。

〔発明が解決しようとする課題〕

上記の従来技術はＲＭＣ信号のアサート、ネゲートタイ
ミングがアクセス（リード／ライト）サイクルと独立な
ため、バスの使用権の獲得、解除するバスリクエスト回
路が作りにくかった。

すなわち、ＴＡＳ命令においてはリードサイクル、デー
タのチエツク、ライトサイクルと決められたシーケンス
で一連のオペレーシヨンを行うのでリードサイクル開始
時にＲＭＣ信号をアサートし、ライトサイクルの途中で
ＲＭＣ信号がネゲートされる。しかし、ＣＡＳ命令及び
ＣＡＳ２命令ではリードサイクルの後のデータチエツク
の結果によってデータのライトを行う場合と行わない場
合とがある。このため、ＲＭＣ信号のネゲートは必ずし
もアクセスサイクルに同期して行われるとは言えない。

したがって、バスリクエスト回路は、アクセスサイクル
とは関係なしにＲＭＣ信号がネゲートされた時点でバス
を開放（バス使用権を解除）するように作る必要があっ
た。バス使用権の獲得は、バスサイクルに同期して行う
が、バス権の解放はＲＭＣ信号がアサートされている場
合にはそのネゲート確認後に、アサートされていない場
合にはアクセスサイクルが終了し次第に行う回路を作ら
なければならず回路が複雑になる。

この発明の目的は、外部に設けられるバスアービトレー
シッン回路の簡素化が可能なマルチプロセッサ間の同期
をとるための命令を持つマイクロプロセッサを提供する
ことにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ある条件に従って連続した複数回のアクセス
を行う命令の処理シーケンスに、上記条件の成立と不成
立に対して同回数のアクセスを行うようなダミーサイク
ルを挿入する。

〔作　用〕

上記した手段によれば、ダミーサイクルの挿入によって
、データを読み出した結果更新の必要がない場合もにア
クセスサイクルが実行される。これによって、バス使用
権の保持／解放を簡単な回路により実現できる。

〔実施例〕

第１図には、この発明に係るマイクロプロセッサを用い
たマイクロコンピュータシステムの一実施例のブロック
図である。

ライクロプロセッサＣＰＵは、バスバッファＢＢＦを介
してシステムバスＢＵＳに接続される。

システムバスＢＵＳには、図示しないメモリ、他のマイ
クロプロセッサ及びバス使用権の制御を行うアービトレ
ーション回路も接続される。パスバッファＢＢＦは、フ
リップフロップ回路ＦＦ２の出力信号がハイレベルのと
きだけ動作状態になり、システムバスＢＵＳに信号を出
力する。マイクロプロセッサＣＰＵから出力される信号
は、アドレス信号Ａ、アクセスの有無を指示するアドレ
スストローブ信号Ａｓ、データ信号Ｄ、排他的アクセス
を行うことを指示するロック信号ＬＯＣＫがある。マイ
クロプロセッサＣＰＵに入力される信号としては、アク
セスの完了を通知するＤＣ（データ　トランスファ　コ
ンプリート）信号がある。

アドレスストローブ信号ＡＳは、パスバッファＢＢＦの
他にアンド（ＡＮＤ）ゲート回路Ｇ１、インバータ回路
Ｎ２及びフリップフロップ回路ＦＦ３のクロック端子Ｃ
Ｋにも供給される。ロック信号ＬＯＣＫは、インバータ
回路Ｎ３を介してフリップフロップ回路ＦＦ３のデータ
端子りに供給される。

システムバスＢＵＳに供給される信号は、上記の他に３
つある。そのうちのバス使用権を要求するバスリクエス
ト信号ＢＲは、フリップフロップ回路ＦＦＩから出力さ
れる。バスを使用していることを示すバスビジー信号Ｂ
ＢＳＹは、フリップフロップ回路ＦＦ２の出力信号を受
けるオープンコレクタ構成のバッファＯＣＢを介して出
力される。バスの使用を許可するバスグランド信号ＢＲ
は、上記フリップフロップ回路ＦＦＩのリセント端子Ｒ
とフリップフロップ回路ＦＦ２のセット端子Ｓに供給さ
れる。

上記アンドゲート回路Ｇ１の他方の入力には、上記上記
フリップフロップ回路ＦＦ２の出力信号Ｑがインバータ
回路Ｎ１により反転されて供給され、その出力信号はフ
リップフロップ回路ＦＦＩのセット端子Ｓに供給される
。アンドゲート回路Ｇ２の入力には、インバータ回路Ｎ
２を介して反転されたアドレスストローブ信号ＡＳと、
フリップフロップ回路ＦＦ３の出力信号Ｑとが供給され
、その出力信号が上記フリップフロップ回路ＦＦ２のリ
セット端子Ｒに供給される。

フリップフロップ回路ＦＦ３は、エツジトリガ型のフリ
ップフロップ回路であり、アドレスストローブ信号ＡＳ
の立ち上がりエツジでインバータ回路Ｎ３で反転された
ロック信号ＬＯＣＫをラッチする。

第２図には、通常リードサイクルのタイミング図が示さ
れ、第３図には同期命令Ｃ８Ｉ　（Ｃｏｍｐａｒｅａｎ
ｄ　５ｔｏｒｅ　ｗｉｔｈ　Ｉｎｔｅｒｌｏｃｋ）命令
のターゲットデータに対するアクセスサイクルのタイミ
ング図が示されている。

第２図に示すようにリードサイクルにおいて、マイクロ
プロセッサＣＰＵは、まずアドレス信号Ａを出力し、次
いでアドレスストローブ信号Ａｓをアサートする。外部
回路は、アドレスストローブ信号ＡＳのアサートを検出
して、メモリからの読み出しを行い、データの準備がで
きしだい上記信号ＤＣをアサートして読み出し完了を通
知する。

マイクロプロセッサＣＰＵは、信号ＤＣのアサートを検
出するとデータバス上の信号を取り込み、アドレススト
ローブ信号ＡＳをネゲートしてアドレス信号Ａの出力を
終える。

本実施例のマイクロコンピュータシステムでは、メモリ
にアクセスするためにはマイクロプロセッサＣＰＵがシ
ステムバスＢＵＳの使用権を獲得する必要がある。バス
使用権の獲得は、上記信号ＢＲをアサートし、バスアビ
トレージョン回路にバス使用要求を行う。すなわち、マ
イクロプロセラｔｃＰＵの周辺回路では、アドレススト
ローブ信号ＡＳにより、アンドゲート回路Ｇ１を通して
フリップフロップ回路ＦＦＩをセットして、その出力Ｑ
からバスリクエスト信号ＢＲをアサートする。

このとき、フリップフロップ回路ＦＦ２がリセットされ
いること、言い換えるならば、バスビジー信号ＢＢＳＹ
を出力していないことが条件とされる。パスアビトレー
ジョン回路は、信号ＢＲを受けるとバスビジー信号ＢＢ
ＳＹのチエツクを行い、ネゲートされていれば直ちに信
号ＢＧをアサートしてマイクロプロセッサＣＰＵにシス
テムバスＢＵＳの使用を許可する。これに対してバスビ
ジー信号ＢＢＳＹがアサートされていた場合には、それ
がネゲートされるまで待ってから信号ＢＧをアサートす
る。

マイクロプロセンサＣＰＵの周辺回路（バスリクエスト
回路）では、信号ＢＧがアサートされると、フリップフ
ロップ回路ＦＦＩがリセットされ、フリップフロップ回
路ＦＦ２がセットされる。フリップフロップ回路ＦＦＩ
のリセットにより、バスリクエスト信号ＢＲがネゲート
され、フリップフロップ回路ＦＦ２のセットによりバス
ビジー信号ＢＢＳＹがアサートされる。さらに、フリッ
プフロップ回路ＦＦ２の出力信号Ｑのハイレベルにより
、バスバッファＢＢＦが動作状態にされ、マイクロプロ
セッサＣＰＵから出力されたアドレス信号Ａ及びアドレ
スストローブ信号ＡＳがシステムバスＢＵＳに出力され
、メモリへのアクセスが行われる。

メモリの読み出しが完了すると、データ出力とともに上
記信号ＤＣがアサートされるので、マイクロプロセッサ
ＣＰＵはそのデータの取り込みを行う。この後、上記の
ようにマイクロプロセッサＣＰＵは、アドレスストロー
ブ信号ＡＳをネゲートする。通常のサイクルではロック
信号ＬＯＣＫはネゲート（ロウレベル）されているので
、アドレスストローブ信号ＡＳの立ち上がりエツジでフ
リップフロップ回路ＦＦ３は、インバータ回路Ｎ３の出
力信号のハイレベルを取り込んでいる。

したがって、アドレスストローブ信号ＡＳがネゲートさ
れると、アントゲ−１・回路Ｇ２の出力信号がハイレベ
ルになって、フリップフロップ回路ＦＦ２をリセットさ
せる。これに応じて、バスビジー信号ＢＢＳＹはネゲー
トされ、パスバッファＢＢＦが非動作状態（ハイインピ
ーダンス）となり、システムバスＢＵＳがマイクロプロ
セッサＣＰＵから解放される。

第３図に示されるように、後述するようなｃｓＩ命令の
ターゲットデータアクセスサイクルでは、最初のリード
サイクルでロック信号ＬＯＣＫがアサートされているた
め、フリップフロップ回路ＦＦ３の出力Ｑはロウレベル
（論理“０”）にされる。このため、リードサイクルの
終了時にアドレスストローブ信号ＡＳがネゲートされて
もアンドゲート回路Ｇ２の出力信号は論理“０”のまま
であり、フリップフロップ回路ＦＦ２がリセットされな
い。したがって、バスビジー信号ＢＢＳＹがアサートさ
れたままとなり、他のプロセッサ等はシステムバスＢＵ
Ｓを使用できない。

２回目のライトサイクルではロック信号ＬＯＣＫがネゲ
ートされているので、フリップフロップ回路ＦＦ３は、
その出力Ｑを論理“１”にしている。それ故、上記のよ
うにアドレスストローブ信号ＡＳがネゲートされると、
フリップフロップ回路ＦＦ２がリセットされて、バスビ
ジー信号ＢＢＳＹがネゲートされて、上記のようにシス
テムバスＢｕｓが解放される。

第４図には、この実施例のマイクロプロセッサにおける
同期命令Ｃ３Ｉ命令の処理シーケンスの一実施例のフロ
ーチャート図が示されている。

Ｃ５Ｉ命令は、３つのオペランドを有しており、それぞ
れは更新データ、比較データ、ターゲットデータである
。更新データ及びターゲットデータは、メモリ上に存在
するデータであり、比較データはマイクロプロセッサＣ
ＰＵ内の汎用レジスタに記憶されている。

この実施例では、ターゲットデータと比較データが不一
致のときには、ステップ（５）のようにターゲットデー
タをターゲットデータのアドレスに書き込むダミーサイ
クルを挿入する。これによって、ターゲットデータと比
較データとが一致した場合の処理であるステップ（４）
と同じメモリアクセスとすることができる。

この実施例では、リードサイクルとライトサイクルを不
可分のアクセスとしたが、従来技術の説明で述べたマイ
クロプロセッサｒＭｃ６Ｂ０２Ｏ」のＣＡＳ２命令のよ
うに３回以上のメモリアクセスを不可分のアクセスとす
る命令の場合にも途中のサイクルではロック信号ＬＯＣ
Ｋをアサートし、最後のサイクルのみネゲートすること
により実現できる。

本実施例のようにアクセス開始時点（アドレス信号の出
力と同じタイミングでアドレスストローブ信号ＡＳのア
サートより前）にロック信号ＬＯＣＫを確定し、次のサ
イクルまでバスを占有し続けるか否かを指示することに
より、バスビジー信号ＢＢＳＹを作る周辺回路が簡単に
なる。

第５図には、この発明に係るマイクロプロセッサにおけ
るＣ３Ｉ命令の他の一実施例を示すフローチャート図が
示されている。

この実施例では、前記のようにタフゲートデータと比較
データとが不一致のときには、ステップ（５）において
、前記のように読み出したターゲットデータを、再び同
じターゲットデータのアドレスに書き込むというダミー
サイクルに代えて、再び同じターゲットデータを繰り返
して読み出すというダミーサイクルを挿入するものであ
る。

上記の実施例のように各アクセスサイクルの終了時点で
引き続きバスを占有し続けるか否かを判定できるので、
バスを占有しない通常のアクセスサイクルにバスを解放
するための回路に若干の修正を施すことによって、マル
チプロセッサ間の同期命令をサポートするハードウェア
が作成できるものとなる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ある条件に従って連続した複数回のアクセスを行う命令
の処理シーケンスに、上記条件の成立と不成立に対して
同回数のアクセスを行うようなダミーサイクルを挿入す
るによって、データを読み出した結果更新の必要がない
場合もにアクセスサイクルが実行される。これによって
、各アクセスのサイクル終了時点で引き続きバスを占有
し続けるか否かの判定を行うことができるから、単一シ
ーケンスの回路によってバスリクエスト回路を構成でき
るから回路の簡素化が可能になるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、各命令や信号
の名称は、前記実施例と同様な機能を持つものであれば
何であってもよい。また、システムバスＢＵＳ上には、
マルチマイクロプロセッサを構成する他のマイクロプロ
セッサの他、同様にバスマスタと成りうる例えば直接メ
モリアクセス制′４Ｂ装置のような前記マイクロプロセ
ッサとの間でバス調停を行う必要のある周辺装置が接続
されてもよい。

この発明は、マイクロプロセッサとして広く利用でき、
前記実施例のような汎用マイクロプロセッサの他、バス
マスタと成り得る各種マイクロプロセッサであって、複
数回にわたって連続したアクセスサイクルを持つ命令を
行うものに広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ある条件に従って連続した複数回のアクセ
スを行う命令の処理シーケンスに、上記条件の成立と不
成立に対して同回数のアクセスを行うようなダミーサイ
クルを挿入するによって、データを読み出した結果更新
の必要がない場合もにアクセスサイクルが実行される。

これによって、各アクセスのサイクル終了時点で引き続
きバスを占有し続けるか否かの判定を行うことができる
から、単一シーケンスの回路によってバスリクエスト回
路を構成できる。

【図面の簡単な説明】

第１図は、この発明に係るマイクロプロセッサを用いた
マイクロコンピュータシステムの一実施例を示す要部ブ
ロック図、 第２図は、そのリードサイクルの一例を説明するための
タイミング図、 第３図は、そのＣ３Ｉ命令のアクセスサイクルの一例を
説明するためのタイミング図、第４図は、ｃｓｒ命令の
一実施例の処理シーケンスを説明するためのフローチャ
ート図、第５図は、Ｃ３Ｉ命令の他の一実施例の処理シ
ーケンスを説明するためのフローチャート図である。 ＣＰＵ・・マイクロプロセッサ、ＢＢＦ・・バスバッフ
ァ、ＢＵＳ・・システムバス、Ｎ１〜Ｎ３・・インバー
タ回路、Ｇｌ、Ｇ２・・アンドゲート回路、ＦＦＩ〜Ｆ
Ｆ３・・フリップフロップ回路 ｖｊ　ｌ　図 第 図 ＯＣＫ 第 図 Ｂｕｓ（＾） 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、ある条件に従って連続した複数回のアクセスを行う
   とともに、上記条件の成立と不成立に対して同回数のア
   クセスを行うようなダミーサイクルが挿入された命令を
   持つことを特徴とするマイクロプロセッサ。 ２、上記ダミーサイクルは、既に読み出したアドレスと
   同一アドレスに同じデータを書き込む動作を行うもので
   あることを特徴とする特許請求の範囲第１項記載のマイ
   クロプロセッサ。 ３、上記マイクロプロセッサは、アドレス出力と同期し
   て引き続いて行うべきサイクルの有無を出力させるもの
   であることを特徴とする特許請求の範囲第１項記載のマ
   イクロプロセッサ。