JPH0258152A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0258152A JPH0258152A JP20843388A JP20843388A JPH0258152A JP H0258152 A JPH0258152 A JP H0258152A JP 20843388 A JP20843388 A JP 20843388A JP 20843388 A JP20843388 A JP 20843388A JP H0258152 A JPH0258152 A JP H0258152A
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- bus
- signal
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- cycle
- circuit
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- 230000000694 effects Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 102100030310 5,6-dihydroxyindole-2-carboxylic acid oxidase Human genes 0.000 description 3
- 101000773083 Homo sapiens 5,6-dihydroxyindole-2-carboxylic acid oxidase Proteins 0.000 description 3
- 101000761220 Streptomyces clavuligerus Clavaminate synthase 2 Proteins 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサに関し、特にマルチプ
ロセッサ間でシステムバスの排他的な操作を実現するの
に好適なインタロック命令に利用して有効な技術に関す
るものである。
ロセッサ間でシステムバスの排他的な操作を実現するの
に好適なインタロック命令に利用して有効な技術に関す
るものである。
モトローラ社のマイクロプロセッサMC68020にお
いては、マルチプロセッサ間の同期をとるための命令と
して、TAS命令、CAS命令及びCAS2命令がある
。各命令とも一連のメモリに対するオペレーションを不
可分のものとするため、オペレーションを行っている間
はRMC(リード・モディファイ・ライト サイクル)
信号をアサートしてこれを表示し、他のプロセッサがバ
スを使用しないようにバスをロックする。
いては、マルチプロセッサ間の同期をとるための命令と
して、TAS命令、CAS命令及びCAS2命令がある
。各命令とも一連のメモリに対するオペレーションを不
可分のものとするため、オペレーションを行っている間
はRMC(リード・モディファイ・ライト サイクル)
信号をアサートしてこれを表示し、他のプロセッサがバ
スを使用しないようにバスをロックする。
上記命令に関しては、rMc68020 32ビツト
マイクロプロセッサ ユーザーズ マニュアルJ PP
5〜22〜5−25、PPM−54〜55がある。
マイクロプロセッサ ユーザーズ マニュアルJ PP
5〜22〜5−25、PPM−54〜55がある。
上記の従来技術はRMC信号のアサート、ネゲートタイ
ミングがアクセス(リード/ライト)サイクルと独立な
ため、バスの使用権の獲得、解除するバスリクエスト回
路が作りにくかった。
ミングがアクセス(リード/ライト)サイクルと独立な
ため、バスの使用権の獲得、解除するバスリクエスト回
路が作りにくかった。
すなわち、TAS命令においてはリードサイクル、デー
タのチエツク、ライトサイクルと決められたシーケンス
で一連のオペレーシヨンを行うのでリードサイクル開始
時にRMC信号をアサートし、ライトサイクルの途中で
RMC信号がネゲートされる。しかし、CAS命令及び
CAS2命令ではリードサイクルの後のデータチエツク
の結果によってデータのライトを行う場合と行わない場
合とがある。このため、RMC信号のネゲートは必ずし
もアクセスサイクルに同期して行われるとは言えない。
タのチエツク、ライトサイクルと決められたシーケンス
で一連のオペレーシヨンを行うのでリードサイクル開始
時にRMC信号をアサートし、ライトサイクルの途中で
RMC信号がネゲートされる。しかし、CAS命令及び
CAS2命令ではリードサイクルの後のデータチエツク
の結果によってデータのライトを行う場合と行わない場
合とがある。このため、RMC信号のネゲートは必ずし
もアクセスサイクルに同期して行われるとは言えない。
したがって、バスリクエスト回路は、アクセスサイクル
とは関係なしにRMC信号がネゲートされた時点でバス
を開放(バス使用権を解除)するように作る必要があっ
た。バス使用権の獲得は、バスサイクルに同期して行う
が、バス権の解放はRMC信号がアサートされている場
合にはそのネゲート確認後に、アサートされていない場
合にはアクセスサイクルが終了し次第に行う回路を作ら
なければならず回路が複雑になる。
とは関係なしにRMC信号がネゲートされた時点でバス
を開放(バス使用権を解除)するように作る必要があっ
た。バス使用権の獲得は、バスサイクルに同期して行う
が、バス権の解放はRMC信号がアサートされている場
合にはそのネゲート確認後に、アサートされていない場
合にはアクセスサイクルが終了し次第に行う回路を作ら
なければならず回路が複雑になる。
この発明の目的は、外部に設けられるバスアービトレー
シッン回路の簡素化が可能なマルチプロセッサ間の同期
をとるための命令を持つマイクロプロセッサを提供する
ことにある。
シッン回路の簡素化が可能なマルチプロセッサ間の同期
をとるための命令を持つマイクロプロセッサを提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ある条件に従って連続した複数回のアクセス
を行う命令の処理シーケンスに、上記条件の成立と不成
立に対して同回数のアクセスを行うようなダミーサイク
ルを挿入する。
を行う命令の処理シーケンスに、上記条件の成立と不成
立に対して同回数のアクセスを行うようなダミーサイク
ルを挿入する。
上記した手段によれば、ダミーサイクルの挿入によって
、データを読み出した結果更新の必要がない場合もにア
クセスサイクルが実行される。これによって、バス使用
権の保持/解放を簡単な回路により実現できる。
、データを読み出した結果更新の必要がない場合もにア
クセスサイクルが実行される。これによって、バス使用
権の保持/解放を簡単な回路により実現できる。
第1図には、この発明に係るマイクロプロセッサを用い
たマイクロコンピュータシステムの一実施例のブロック
図である。
たマイクロコンピュータシステムの一実施例のブロック
図である。
ライクロプロセッサCPUは、バスバッファBBFを介
してシステムバスBUSに接続される。
してシステムバスBUSに接続される。
システムバスBUSには、図示しないメモリ、他のマイ
クロプロセッサ及びバス使用権の制御を行うアービトレ
ーション回路も接続される。パスバッファBBFは、フ
リップフロップ回路FF2の出力信号がハイレベルのと
きだけ動作状態になり、システムバスBUSに信号を出
力する。マイクロプロセッサCPUから出力される信号
は、アドレス信号A、アクセスの有無を指示するアドレ
スストローブ信号As、データ信号D、排他的アクセス
を行うことを指示するロック信号LOCKがある。マイ
クロプロセッサCPUに入力される信号としては、アク
セスの完了を通知するDC(データ トランスファ コ
ンプリート)信号がある。
クロプロセッサ及びバス使用権の制御を行うアービトレ
ーション回路も接続される。パスバッファBBFは、フ
リップフロップ回路FF2の出力信号がハイレベルのと
きだけ動作状態になり、システムバスBUSに信号を出
力する。マイクロプロセッサCPUから出力される信号
は、アドレス信号A、アクセスの有無を指示するアドレ
スストローブ信号As、データ信号D、排他的アクセス
を行うことを指示するロック信号LOCKがある。マイ
クロプロセッサCPUに入力される信号としては、アク
セスの完了を通知するDC(データ トランスファ コ
ンプリート)信号がある。
アドレスストローブ信号ASは、パスバッファBBFの
他にアンド(AND)ゲート回路G1、インバータ回路
N2及びフリップフロップ回路FF3のクロック端子C
Kにも供給される。ロック信号LOCKは、インバータ
回路N3を介してフリップフロップ回路FF3のデータ
端子りに供給される。
他にアンド(AND)ゲート回路G1、インバータ回路
N2及びフリップフロップ回路FF3のクロック端子C
Kにも供給される。ロック信号LOCKは、インバータ
回路N3を介してフリップフロップ回路FF3のデータ
端子りに供給される。
システムバスBUSに供給される信号は、上記の他に3
つある。そのうちのバス使用権を要求するバスリクエス
ト信号BRは、フリップフロップ回路FFIから出力さ
れる。バスを使用していることを示すバスビジー信号B
BSYは、フリップフロップ回路FF2の出力信号を受
けるオープンコレクタ構成のバッファOCBを介して出
力される。バスの使用を許可するバスグランド信号BR
は、上記フリップフロップ回路FFIのリセント端子R
とフリップフロップ回路FF2のセット端子Sに供給さ
れる。
つある。そのうちのバス使用権を要求するバスリクエス
ト信号BRは、フリップフロップ回路FFIから出力さ
れる。バスを使用していることを示すバスビジー信号B
BSYは、フリップフロップ回路FF2の出力信号を受
けるオープンコレクタ構成のバッファOCBを介して出
力される。バスの使用を許可するバスグランド信号BR
は、上記フリップフロップ回路FFIのリセント端子R
とフリップフロップ回路FF2のセット端子Sに供給さ
れる。
上記アンドゲート回路G1の他方の入力には、上記上記
フリップフロップ回路FF2の出力信号Qがインバータ
回路N1により反転されて供給され、その出力信号はフ
リップフロップ回路FFIのセット端子Sに供給される
。アンドゲート回路G2の入力には、インバータ回路N
2を介して反転されたアドレスストローブ信号ASと、
フリップフロップ回路FF3の出力信号Qとが供給され
、その出力信号が上記フリップフロップ回路FF2のリ
セット端子Rに供給される。
フリップフロップ回路FF2の出力信号Qがインバータ
回路N1により反転されて供給され、その出力信号はフ
リップフロップ回路FFIのセット端子Sに供給される
。アンドゲート回路G2の入力には、インバータ回路N
2を介して反転されたアドレスストローブ信号ASと、
フリップフロップ回路FF3の出力信号Qとが供給され
、その出力信号が上記フリップフロップ回路FF2のリ
セット端子Rに供給される。
フリップフロップ回路FF3は、エツジトリガ型のフリ
ップフロップ回路であり、アドレスストローブ信号AS
の立ち上がりエツジでインバータ回路N3で反転された
ロック信号LOCKをラッチする。
ップフロップ回路であり、アドレスストローブ信号AS
の立ち上がりエツジでインバータ回路N3で反転された
ロック信号LOCKをラッチする。
第2図には、通常リードサイクルのタイミング図が示さ
れ、第3図には同期命令C8I (Comparean
d 5tore with Interlock)命令
のターゲットデータに対するアクセスサイクルのタイミ
ング図が示されている。
れ、第3図には同期命令C8I (Comparean
d 5tore with Interlock)命令
のターゲットデータに対するアクセスサイクルのタイミ
ング図が示されている。
第2図に示すようにリードサイクルにおいて、マイクロ
プロセッサCPUは、まずアドレス信号Aを出力し、次
いでアドレスストローブ信号Asをアサートする。外部
回路は、アドレスストローブ信号ASのアサートを検出
して、メモリからの読み出しを行い、データの準備がで
きしだい上記信号DCをアサートして読み出し完了を通
知する。
プロセッサCPUは、まずアドレス信号Aを出力し、次
いでアドレスストローブ信号Asをアサートする。外部
回路は、アドレスストローブ信号ASのアサートを検出
して、メモリからの読み出しを行い、データの準備がで
きしだい上記信号DCをアサートして読み出し完了を通
知する。
マイクロプロセッサCPUは、信号DCのアサートを検
出するとデータバス上の信号を取り込み、アドレススト
ローブ信号ASをネゲートしてアドレス信号Aの出力を
終える。
出するとデータバス上の信号を取り込み、アドレススト
ローブ信号ASをネゲートしてアドレス信号Aの出力を
終える。
本実施例のマイクロコンピュータシステムでは、メモリ
にアクセスするためにはマイクロプロセッサCPUがシ
ステムバスBUSの使用権を獲得する必要がある。バス
使用権の獲得は、上記信号BRをアサートし、バスアビ
トレージョン回路にバス使用要求を行う。すなわち、マ
イクロプロセラtcPUの周辺回路では、アドレススト
ローブ信号ASにより、アンドゲート回路G1を通して
フリップフロップ回路FFIをセットして、その出力Q
からバスリクエスト信号BRをアサートする。
にアクセスするためにはマイクロプロセッサCPUがシ
ステムバスBUSの使用権を獲得する必要がある。バス
使用権の獲得は、上記信号BRをアサートし、バスアビ
トレージョン回路にバス使用要求を行う。すなわち、マ
イクロプロセラtcPUの周辺回路では、アドレススト
ローブ信号ASにより、アンドゲート回路G1を通して
フリップフロップ回路FFIをセットして、その出力Q
からバスリクエスト信号BRをアサートする。
このとき、フリップフロップ回路FF2がリセットされ
いること、言い換えるならば、バスビジー信号BBSY
を出力していないことが条件とされる。パスアビトレー
ジョン回路は、信号BRを受けるとバスビジー信号BB
SYのチエツクを行い、ネゲートされていれば直ちに信
号BGをアサートしてマイクロプロセッサCPUにシス
テムバスBUSの使用を許可する。これに対してバスビ
ジー信号BBSYがアサートされていた場合には、それ
がネゲートされるまで待ってから信号BGをアサートす
る。
いること、言い換えるならば、バスビジー信号BBSY
を出力していないことが条件とされる。パスアビトレー
ジョン回路は、信号BRを受けるとバスビジー信号BB
SYのチエツクを行い、ネゲートされていれば直ちに信
号BGをアサートしてマイクロプロセッサCPUにシス
テムバスBUSの使用を許可する。これに対してバスビ
ジー信号BBSYがアサートされていた場合には、それ
がネゲートされるまで待ってから信号BGをアサートす
る。
マイクロプロセンサCPUの周辺回路(バスリクエスト
回路)では、信号BGがアサートされると、フリップフ
ロップ回路FFIがリセットされ、フリップフロップ回
路FF2がセットされる。フリップフロップ回路FFI
のリセットにより、バスリクエスト信号BRがネゲート
され、フリップフロップ回路FF2のセットによりバス
ビジー信号BBSYがアサートされる。さらに、フリッ
プフロップ回路FF2の出力信号Qのハイレベルにより
、バスバッファBBFが動作状態にされ、マイクロプロ
セッサCPUから出力されたアドレス信号A及びアドレ
スストローブ信号ASがシステムバスBUSに出力され
、メモリへのアクセスが行われる。
回路)では、信号BGがアサートされると、フリップフ
ロップ回路FFIがリセットされ、フリップフロップ回
路FF2がセットされる。フリップフロップ回路FFI
のリセットにより、バスリクエスト信号BRがネゲート
され、フリップフロップ回路FF2のセットによりバス
ビジー信号BBSYがアサートされる。さらに、フリッ
プフロップ回路FF2の出力信号Qのハイレベルにより
、バスバッファBBFが動作状態にされ、マイクロプロ
セッサCPUから出力されたアドレス信号A及びアドレ
スストローブ信号ASがシステムバスBUSに出力され
、メモリへのアクセスが行われる。
メモリの読み出しが完了すると、データ出力とともに上
記信号DCがアサートされるので、マイクロプロセッサ
CPUはそのデータの取り込みを行う。この後、上記の
ようにマイクロプロセッサCPUは、アドレスストロー
ブ信号ASをネゲートする。通常のサイクルではロック
信号LOCKはネゲート(ロウレベル)されているので
、アドレスストローブ信号ASの立ち上がりエツジでフ
リップフロップ回路FF3は、インバータ回路N3の出
力信号のハイレベルを取り込んでいる。
記信号DCがアサートされるので、マイクロプロセッサ
CPUはそのデータの取り込みを行う。この後、上記の
ようにマイクロプロセッサCPUは、アドレスストロー
ブ信号ASをネゲートする。通常のサイクルではロック
信号LOCKはネゲート(ロウレベル)されているので
、アドレスストローブ信号ASの立ち上がりエツジでフ
リップフロップ回路FF3は、インバータ回路N3の出
力信号のハイレベルを取り込んでいる。
したがって、アドレスストローブ信号ASがネゲートさ
れると、アントゲ−1・回路G2の出力信号がハイレベ
ルになって、フリップフロップ回路FF2をリセットさ
せる。これに応じて、バスビジー信号BBSYはネゲー
トされ、パスバッファBBFが非動作状態(ハイインピ
ーダンス)となり、システムバスBUSがマイクロプロ
セッサCPUから解放される。
れると、アントゲ−1・回路G2の出力信号がハイレベ
ルになって、フリップフロップ回路FF2をリセットさ
せる。これに応じて、バスビジー信号BBSYはネゲー
トされ、パスバッファBBFが非動作状態(ハイインピ
ーダンス)となり、システムバスBUSがマイクロプロ
セッサCPUから解放される。
第3図に示されるように、後述するようなcsI命令の
ターゲットデータアクセスサイクルでは、最初のリード
サイクルでロック信号LOCKがアサートされているた
め、フリップフロップ回路FF3の出力Qはロウレベル
(論理“0”)にされる。このため、リードサイクルの
終了時にアドレスストローブ信号ASがネゲートされて
もアンドゲート回路G2の出力信号は論理“0”のまま
であり、フリップフロップ回路FF2がリセットされな
い。したがって、バスビジー信号BBSYがアサートさ
れたままとなり、他のプロセッサ等はシステムバスBU
Sを使用できない。
ターゲットデータアクセスサイクルでは、最初のリード
サイクルでロック信号LOCKがアサートされているた
め、フリップフロップ回路FF3の出力Qはロウレベル
(論理“0”)にされる。このため、リードサイクルの
終了時にアドレスストローブ信号ASがネゲートされて
もアンドゲート回路G2の出力信号は論理“0”のまま
であり、フリップフロップ回路FF2がリセットされな
い。したがって、バスビジー信号BBSYがアサートさ
れたままとなり、他のプロセッサ等はシステムバスBU
Sを使用できない。
2回目のライトサイクルではロック信号LOCKがネゲ
ートされているので、フリップフロップ回路FF3は、
その出力Qを論理“1”にしている。それ故、上記のよ
うにアドレスストローブ信号ASがネゲートされると、
フリップフロップ回路FF2がリセットされて、バスビ
ジー信号BBSYがネゲートされて、上記のようにシス
テムバスBusが解放される。
ートされているので、フリップフロップ回路FF3は、
その出力Qを論理“1”にしている。それ故、上記のよ
うにアドレスストローブ信号ASがネゲートされると、
フリップフロップ回路FF2がリセットされて、バスビ
ジー信号BBSYがネゲートされて、上記のようにシス
テムバスBusが解放される。
第4図には、この実施例のマイクロプロセッサにおける
同期命令C3I命令の処理シーケンスの一実施例のフロ
ーチャート図が示されている。
同期命令C3I命令の処理シーケンスの一実施例のフロ
ーチャート図が示されている。
C5I命令は、3つのオペランドを有しており、それぞ
れは更新データ、比較データ、ターゲットデータである
。更新データ及びターゲットデータは、メモリ上に存在
するデータであり、比較データはマイクロプロセッサC
PU内の汎用レジスタに記憶されている。
れは更新データ、比較データ、ターゲットデータである
。更新データ及びターゲットデータは、メモリ上に存在
するデータであり、比較データはマイクロプロセッサC
PU内の汎用レジスタに記憶されている。
この実施例では、ターゲットデータと比較データが不一
致のときには、ステップ(5)のようにターゲットデー
タをターゲットデータのアドレスに書き込むダミーサイ
クルを挿入する。これによって、ターゲットデータと比
較データとが一致した場合の処理であるステップ(4)
と同じメモリアクセスとすることができる。
致のときには、ステップ(5)のようにターゲットデー
タをターゲットデータのアドレスに書き込むダミーサイ
クルを挿入する。これによって、ターゲットデータと比
較データとが一致した場合の処理であるステップ(4)
と同じメモリアクセスとすることができる。
この実施例では、リードサイクルとライトサイクルを不
可分のアクセスとしたが、従来技術の説明で述べたマイ
クロプロセッサrMc6B02O」のCAS2命令のよ
うに3回以上のメモリアクセスを不可分のアクセスとす
る命令の場合にも途中のサイクルではロック信号LOC
Kをアサートし、最後のサイクルのみネゲートすること
により実現できる。
可分のアクセスとしたが、従来技術の説明で述べたマイ
クロプロセッサrMc6B02O」のCAS2命令のよ
うに3回以上のメモリアクセスを不可分のアクセスとす
る命令の場合にも途中のサイクルではロック信号LOC
Kをアサートし、最後のサイクルのみネゲートすること
により実現できる。
本実施例のようにアクセス開始時点(アドレス信号の出
力と同じタイミングでアドレスストローブ信号ASのア
サートより前)にロック信号LOCKを確定し、次のサ
イクルまでバスを占有し続けるか否かを指示することに
より、バスビジー信号BBSYを作る周辺回路が簡単に
なる。
力と同じタイミングでアドレスストローブ信号ASのア
サートより前)にロック信号LOCKを確定し、次のサ
イクルまでバスを占有し続けるか否かを指示することに
より、バスビジー信号BBSYを作る周辺回路が簡単に
なる。
第5図には、この発明に係るマイクロプロセッサにおけ
るC3I命令の他の一実施例を示すフローチャート図が
示されている。
るC3I命令の他の一実施例を示すフローチャート図が
示されている。
この実施例では、前記のようにタフゲートデータと比較
データとが不一致のときには、ステップ(5)において
、前記のように読み出したターゲットデータを、再び同
じターゲットデータのアドレスに書き込むというダミー
サイクルに代えて、再び同じターゲットデータを繰り返
して読み出すというダミーサイクルを挿入するものであ
る。
データとが不一致のときには、ステップ(5)において
、前記のように読み出したターゲットデータを、再び同
じターゲットデータのアドレスに書き込むというダミー
サイクルに代えて、再び同じターゲットデータを繰り返
して読み出すというダミーサイクルを挿入するものであ
る。
上記の実施例のように各アクセスサイクルの終了時点で
引き続きバスを占有し続けるか否かを判定できるので、
バスを占有しない通常のアクセスサイクルにバスを解放
するための回路に若干の修正を施すことによって、マル
チプロセッサ間の同期命令をサポートするハードウェア
が作成できるものとなる。
引き続きバスを占有し続けるか否かを判定できるので、
バスを占有しない通常のアクセスサイクルにバスを解放
するための回路に若干の修正を施すことによって、マル
チプロセッサ間の同期命令をサポートするハードウェア
が作成できるものとなる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ある条件に従って連続した複数回のアクセスを行う命令
の処理シーケンスに、上記条件の成立と不成立に対して
同回数のアクセスを行うようなダミーサイクルを挿入す
るによって、データを読み出した結果更新の必要がない
場合もにアクセスサイクルが実行される。これによって
、各アクセスのサイクル終了時点で引き続きバスを占有
し続けるか否かの判定を行うことができるから、単一シ
ーケンスの回路によってバスリクエスト回路を構成でき
るから回路の簡素化が可能になるという効果が得られる
。
る。すなわち、 ある条件に従って連続した複数回のアクセスを行う命令
の処理シーケンスに、上記条件の成立と不成立に対して
同回数のアクセスを行うようなダミーサイクルを挿入す
るによって、データを読み出した結果更新の必要がない
場合もにアクセスサイクルが実行される。これによって
、各アクセスのサイクル終了時点で引き続きバスを占有
し続けるか否かの判定を行うことができるから、単一シ
ーケンスの回路によってバスリクエスト回路を構成でき
るから回路の簡素化が可能になるという効果が得られる
。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、各命令や信号
の名称は、前記実施例と同様な機能を持つものであれば
何であってもよい。また、システムバスBUS上には、
マルチマイクロプロセッサを構成する他のマイクロプロ
セッサの他、同様にバスマスタと成りうる例えば直接メ
モリアクセス制′4B装置のような前記マイクロプロセ
ッサとの間でバス調停を行う必要のある周辺装置が接続
されてもよい。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、各命令や信号
の名称は、前記実施例と同様な機能を持つものであれば
何であってもよい。また、システムバスBUS上には、
マルチマイクロプロセッサを構成する他のマイクロプロ
セッサの他、同様にバスマスタと成りうる例えば直接メ
モリアクセス制′4B装置のような前記マイクロプロセ
ッサとの間でバス調停を行う必要のある周辺装置が接続
されてもよい。
この発明は、マイクロプロセッサとして広く利用でき、
前記実施例のような汎用マイクロプロセッサの他、バス
マスタと成り得る各種マイクロプロセッサであって、複
数回にわたって連続したアクセスサイクルを持つ命令を
行うものに広く利用できる。
前記実施例のような汎用マイクロプロセッサの他、バス
マスタと成り得る各種マイクロプロセッサであって、複
数回にわたって連続したアクセスサイクルを持つ命令を
行うものに広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ある条件に従って連続した複数回のアクセ
スを行う命令の処理シーケンスに、上記条件の成立と不
成立に対して同回数のアクセスを行うようなダミーサイ
クルを挿入するによって、データを読み出した結果更新
の必要がない場合もにアクセスサイクルが実行される。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ある条件に従って連続した複数回のアクセ
スを行う命令の処理シーケンスに、上記条件の成立と不
成立に対して同回数のアクセスを行うようなダミーサイ
クルを挿入するによって、データを読み出した結果更新
の必要がない場合もにアクセスサイクルが実行される。
これによって、各アクセスのサイクル終了時点で引き続
きバスを占有し続けるか否かの判定を行うことができる
から、単一シーケンスの回路によってバスリクエスト回
路を構成できる。
きバスを占有し続けるか否かの判定を行うことができる
から、単一シーケンスの回路によってバスリクエスト回
路を構成できる。
第1図は、この発明に係るマイクロプロセッサを用いた
マイクロコンピュータシステムの一実施例を示す要部ブ
ロック図、 第2図は、そのリードサイクルの一例を説明するための
タイミング図、 第3図は、そのC3I命令のアクセスサイクルの一例を
説明するためのタイミング図、第4図は、csr命令の
一実施例の処理シーケンスを説明するためのフローチャ
ート図、第5図は、C3I命令の他の一実施例の処理シ
ーケンスを説明するためのフローチャート図である。 CPU・・マイクロプロセッサ、BBF・・バスバッフ
ァ、BUS・・システムバス、N1〜N3・・インバー
タ回路、Gl、G2・・アンドゲート回路、FFI〜F
F3・・フリップフロップ回路 vj l 図 第 図 OCK 第 図 Bus(^) 第 図 第 図
マイクロコンピュータシステムの一実施例を示す要部ブ
ロック図、 第2図は、そのリードサイクルの一例を説明するための
タイミング図、 第3図は、そのC3I命令のアクセスサイクルの一例を
説明するためのタイミング図、第4図は、csr命令の
一実施例の処理シーケンスを説明するためのフローチャ
ート図、第5図は、C3I命令の他の一実施例の処理シ
ーケンスを説明するためのフローチャート図である。 CPU・・マイクロプロセッサ、BBF・・バスバッフ
ァ、BUS・・システムバス、N1〜N3・・インバー
タ回路、Gl、G2・・アンドゲート回路、FFI〜F
F3・・フリップフロップ回路 vj l 図 第 図 OCK 第 図 Bus(^) 第 図 第 図
Claims (1)
- 【特許請求の範囲】 1、ある条件に従って連続した複数回のアクセスを行う
とともに、上記条件の成立と不成立に対して同回数のア
クセスを行うようなダミーサイクルが挿入された命令を
持つことを特徴とするマイクロプロセッサ。 2、上記ダミーサイクルは、既に読み出したアドレスと
同一アドレスに同じデータを書き込む動作を行うもので
あることを特徴とする特許請求の範囲第1項記載のマイ
クロプロセッサ。 3、上記マイクロプロセッサは、アドレス出力と同期し
て引き続いて行うべきサイクルの有無を出力させるもの
であることを特徴とする特許請求の範囲第1項記載のマ
イクロプロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20843388A JPH0258152A (ja) | 1988-08-24 | 1988-08-24 | マイクロプロセッサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20843388A JPH0258152A (ja) | 1988-08-24 | 1988-08-24 | マイクロプロセッサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0258152A true JPH0258152A (ja) | 1990-02-27 |
Family
ID=16556131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20843388A Pending JPH0258152A (ja) | 1988-08-24 | 1988-08-24 | マイクロプロセッサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0258152A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6277296A (ja) * | 1985-09-26 | 1987-04-09 | 株式会社シマノ | 変速操作装置 |
-
1988
- 1988-08-24 JP JP20843388A patent/JPH0258152A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6277296A (ja) * | 1985-09-26 | 1987-04-09 | 株式会社シマノ | 変速操作装置 |
JPH0258152B2 (ja) * | 1985-09-26 | 1990-12-06 | Shimano Industrial Co |
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