JPH05314059A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
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- JPH05314059A JPH05314059A JP11864592A JP11864592A JPH05314059A JP H05314059 A JPH05314059 A JP H05314059A JP 11864592 A JP11864592 A JP 11864592A JP 11864592 A JP11864592 A JP 11864592A JP H05314059 A JPH05314059 A JP H05314059A
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- transfer
- fifo
- dmaak
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Abstract
(57)【要約】
【目的】ＦＩＦＯを利用したＤＭＡ転送において、シン
グル転送とデマンド転送の切り換え動作なしに転送でき
るようにする。 【構成】ＤＭＡ許可信号がインアクティブの時にはリセ
ット状態にあり、ＦＩＦＯに対するデータ書き込み信号
かデータ読みだし信号の後縁のエッジでリセット状態よ
り状態を反転させるフリップフロップによって、ＤＭＡ
の処理要求信号の制御をＤＭＡ許可信号とデータ書き込
み信号かデータ読みだし信号に切り換える用にしてい
る。 【効果】シングル転送とデマンド転送において両者を識
別する必要がないため、従来ＦＩＦＯのなかった所にＦ
ＩＦＯを導入してバスの使用効率を上げる際に上位ホス
ト側の変更が少なくてよい。
グル転送とデマンド転送の切り換え動作なしに転送でき
るようにする。 【構成】ＤＭＡ許可信号がインアクティブの時にはリセ
ット状態にあり、ＦＩＦＯに対するデータ書き込み信号
かデータ読みだし信号の後縁のエッジでリセット状態よ
り状態を反転させるフリップフロップによって、ＤＭＡ
の処理要求信号の制御をＤＭＡ許可信号とデータ書き込
み信号かデータ読みだし信号に切り換える用にしてい
る。 【効果】シングル転送とデマンド転送において両者を識
別する必要がないため、従来ＦＩＦＯのなかった所にＦ
ＩＦＯを導入してバスの使用効率を上げる際に上位ホス
ト側の変更が少なくてよい。
Description
【０００１】
【産業上の利用分野】本発明は、メモリアクセス制御回
路に関し、特に、ＦＩＦＯを利用したダイレクト・メモ
リー・アクセスによるデータ転送において、特にファー
スト・イン・ファースト・アウト・レジスタを使用した
データ転送回路に関する。
路に関し、特に、ＦＩＦＯを利用したダイレクト・メモ
リー・アクセスによるデータ転送において、特にファー
スト・イン・ファースト・アウト・レジスタを使用した
データ転送回路に関する。
【０００２】
【従来の技術】従来技術によるＤＭＡ転送の例につい
て、図４を用いて説明する。
て、図４を用いて説明する。
【０００３】図４において、２６は信号ＤＭＡＡＫ
Ｂ、２７は信号ＷＲ Ｂ、２８はＮＯＲゲート、２９は
ＮＯＲゲート２９の出力信号、３０はセレクタ回路、３
１はセレクタ３０の出力、３２はセレクタ３０の信号を
切り換える為の切り換え信号ＳＥＬ、３３は８ビット、
４段構成のファースト・イン・ファースト・アウト・レ
ジスタ（以下ＦＩＦＯと記す）で、３４はＦＩＦＯへの
集積回路内部よりのデータ読みだし信号ＦＩＦＯＲＤ、
３５は集積回路が接続されるバス信号ラインＤＢ０〜
７、３６は集積回路内部のＦＩＦＯよりの読み出しデー
タ信号Ｄ０〜７、３７は信号ＦＩＦＯＦＵＬＬで３３の
ＦＩＦＯの状態を示す信号でＦＩＦＯ内の有効データが
３バイト以上の時‘ハイ’となる。３８は信号ＦＩＦＯ
ＥＭＰＴＹ信号ＦＩＦＯ内の有効なデータが１バイト以
下の時‘ハイ’となる。３９は信号ＤＭＡＥＮでＤＭＡ
動作を有効にする信号、４０はＤＭＡ制御回路で３３の
ＦＩＦＯの状態信号３７のＦＩＦＯＦＵＬＬと３８のＦ
ＩＦＯＥＭＰＴＹ信号と３９のＤＭＡＥＮ信号によって
制御される。ＤＭＡＥＮ信号によりＤＭＡ制御回路４０
はＤＭＡ動作を有効になり、この時ＦＩＦＯ３３は有効
なデータがないためＦＩＦＯＥＭＰＴＹ３８は‘ハイ’
となりＤＭＡ制御回路４０は４１のＤＭＡＲＱ信号を
‘ハイ’してＤＭＡコントローラに対してデータ転送を
要求する。ＤＭＡ転送によりＦＩＦＯ３３に３バイトの
データが書き込まれるとＦＩＦＯＦＵＬＬ３７は‘ハ
イ’となってＤＭＡＲＱ信号４１を‘ロー’にする。こ
れによりＤＭＡコントローラはＤＭＡ転送を中断する。
Ｂ、２７は信号ＷＲ Ｂ、２８はＮＯＲゲート、２９は
ＮＯＲゲート２９の出力信号、３０はセレクタ回路、３
１はセレクタ３０の出力、３２はセレクタ３０の信号を
切り換える為の切り換え信号ＳＥＬ、３３は８ビット、
４段構成のファースト・イン・ファースト・アウト・レ
ジスタ（以下ＦＩＦＯと記す）で、３４はＦＩＦＯへの
集積回路内部よりのデータ読みだし信号ＦＩＦＯＲＤ、
３５は集積回路が接続されるバス信号ラインＤＢ０〜
７、３６は集積回路内部のＦＩＦＯよりの読み出しデー
タ信号Ｄ０〜７、３７は信号ＦＩＦＯＦＵＬＬで３３の
ＦＩＦＯの状態を示す信号でＦＩＦＯ内の有効データが
３バイト以上の時‘ハイ’となる。３８は信号ＦＩＦＯ
ＥＭＰＴＹ信号ＦＩＦＯ内の有効なデータが１バイト以
下の時‘ハイ’となる。３９は信号ＤＭＡＥＮでＤＭＡ
動作を有効にする信号、４０はＤＭＡ制御回路で３３の
ＦＩＦＯの状態信号３７のＦＩＦＯＦＵＬＬと３８のＦ
ＩＦＯＥＭＰＴＹ信号と３９のＤＭＡＥＮ信号によって
制御される。ＤＭＡＥＮ信号によりＤＭＡ制御回路４０
はＤＭＡ動作を有効になり、この時ＦＩＦＯ３３は有効
なデータがないためＦＩＦＯＥＭＰＴＹ３８は‘ハイ’
となりＤＭＡ制御回路４０は４１のＤＭＡＲＱ信号を
‘ハイ’してＤＭＡコントローラに対してデータ転送を
要求する。ＤＭＡ転送によりＦＩＦＯ３３に３バイトの
データが書き込まれるとＦＩＦＯＦＵＬＬ３７は‘ハ
イ’となってＤＭＡＲＱ信号４１を‘ロー’にする。こ
れによりＤＭＡコントローラはＤＭＡ転送を中断する。
【０００４】上記構成においてＤＭＡ転送のシングル転
送とデマンド転送の時の動作を示す。
送とデマンド転送の時の動作を示す。
【０００５】図５（ｃ）はシングル転送の動作を、図５
（ｄ）はデマンド転送の動作を説明する為のタイミング
図である。
（ｄ）はデマンド転送の動作を説明する為のタイミング
図である。
【０００６】まずシングル転送の時の動作を説明する。
ＤＭＡＥＮ信号３９によりＤＭＡによるデータ転送動作
を有効にする。セレクタ３０はＤＭＡＡＫ Ｂ側を選択
出力するためＳＥＬ信号３２を‘ロー’とする。この時
ＦＩＦＯ３３は有効なデータがまったくないためＦＩＦ
ＯＥＭＰＴＹ３８を‘ハイ’とする。ＤＭＡ制御回路４
０はＤＭＡＲＱ４１を‘ハイ’としてＤＭＡ動作を有効
にする。ＤＭＡコントローラはＤＭＡＡＫ Ｂ信号２６
を‘ハイ’より‘ロー’にして次にＷＲ Ｂ信号２７に
して書き込みパルスをだし、この時ＤＢ０〜７にのって
いるデータをＦＩＦＯ３３に書き込む。シングル転送に
おいては１回の書き込みごとにＤＭＡＡＫ Ｂ信号２６
を‘ロー’より‘ハイ’にしてＤＭＡコントローラ側で
他のＤＭＡ処理要求がないかどうかを確認して他のＤＭ
Ａ要求がないときにはまたＤＭＡＫＢ信号２６を‘ロ
ー’にして次のデータ書き込みを実行する。図４の例の
ＦＩＦＯにおいてはＦＩＦＯの深さは３バイトであるた
め３バイト目を書き込むとＦＩＦＯ３３はＦＩＦＯＦＵ
ＬＬの出力を‘ロー’より‘ハイ’にする。ＤＭＡ制御
回路４０はＦＩＦＯＦＵＬＬの信号が‘ハイ’となるた
め次の書き込み動作によりＤＭＡＲＱ信号４１を‘ハ
イ’より‘ロー’にする。この時ＤＭＡＲＱ信号４１は
ＤＭＡＡＫ Ｂ信号２６の立ち下がりエッジに同期して
変化する。
ＤＭＡＥＮ信号３９によりＤＭＡによるデータ転送動作
を有効にする。セレクタ３０はＤＭＡＡＫ Ｂ側を選択
出力するためＳＥＬ信号３２を‘ロー’とする。この時
ＦＩＦＯ３３は有効なデータがまったくないためＦＩＦ
ＯＥＭＰＴＹ３８を‘ハイ’とする。ＤＭＡ制御回路４
０はＤＭＡＲＱ４１を‘ハイ’としてＤＭＡ動作を有効
にする。ＤＭＡコントローラはＤＭＡＡＫ Ｂ信号２６
を‘ハイ’より‘ロー’にして次にＷＲ Ｂ信号２７に
して書き込みパルスをだし、この時ＤＢ０〜７にのって
いるデータをＦＩＦＯ３３に書き込む。シングル転送に
おいては１回の書き込みごとにＤＭＡＡＫ Ｂ信号２６
を‘ロー’より‘ハイ’にしてＤＭＡコントローラ側で
他のＤＭＡ処理要求がないかどうかを確認して他のＤＭ
Ａ要求がないときにはまたＤＭＡＫＢ信号２６を‘ロ
ー’にして次のデータ書き込みを実行する。図４の例の
ＦＩＦＯにおいてはＦＩＦＯの深さは３バイトであるた
め３バイト目を書き込むとＦＩＦＯ３３はＦＩＦＯＦＵ
ＬＬの出力を‘ロー’より‘ハイ’にする。ＤＭＡ制御
回路４０はＦＩＦＯＦＵＬＬの信号が‘ハイ’となるた
め次の書き込み動作によりＤＭＡＲＱ信号４１を‘ハ
イ’より‘ロー’にする。この時ＤＭＡＲＱ信号４１は
ＤＭＡＡＫ Ｂ信号２６の立ち下がりエッジに同期して
変化する。
【０００７】また、デマンド転送においてはセレクタ３
０はＳＥＬ信号３２を‘ハイ’にしてＮＯＲゲート２８
の出力２９を選択出力する。デマンド転送においてはＤ
ＭＡＲＱ信号が‘ハイ’となるとＤＭＡＡＫ Ｂ信号２
６を‘ロー’にしてＤＭＡＲＱ信号４１が‘ロー’とな
るまでＷＲ Ｂ信号２７の書き込み信号によりＦＩＦＯ
３３にデータを書き込む。したがってこの場合３バイト
目を書き込むことによりＦＩＦＯＦＵＬＬ信号３７が
‘ハイ’となって次のＷＲ Ｂ信号２７の立ち下がりエ
ッジに同期してＤＭＡＲＱ信号が‘ロー’となる。
０はＳＥＬ信号３２を‘ハイ’にしてＮＯＲゲート２８
の出力２９を選択出力する。デマンド転送においてはＤ
ＭＡＲＱ信号が‘ハイ’となるとＤＭＡＡＫ Ｂ信号２
６を‘ロー’にしてＤＭＡＲＱ信号４１が‘ロー’とな
るまでＷＲ Ｂ信号２７の書き込み信号によりＦＩＦＯ
３３にデータを書き込む。したがってこの場合３バイト
目を書き込むことによりＦＩＦＯＦＵＬＬ信号３７が
‘ハイ’となって次のＷＲ Ｂ信号２７の立ち下がりエ
ッジに同期してＤＭＡＲＱ信号が‘ロー’となる。
【０００８】
【発明が解決しようとする課題】上述した従来技術にお
いては、ＤＭＡのシングル転送とデマンド転送において
ＤＭＡＲＱ信号４１を‘ハイ’より‘ロー’にする信号
がシングル転送においてはＤＭＡＡＫ Ｂ信号２６で、
デマンド転送においてはＤＭＡＡＫ Ｂ信号２６とＷＲ
Ｂ信号２７のＯＲゲート２８の出力信号２９と異なる
信号によること、またシングル転送とデマンド転送のど
ちらで転送されるかはＤＭＡコントローラ側で区別する
為、ＦＩＦＯを内蔵する集積回路外部よりの制御が必要
となること、また、従来ＦＩＦＯを使用していなかった
為に、バスの利用効率を上げる目的で後からＦＩＦＯを
導入使用としたとき、ＦＩＦＯの導入によってデマンド
転送かシングル転送かを識別するための制御を外部より
制御する事が必要となるため単純にＦＩＦＯ追加する為
に外部の変更を要するという問題があった。また、上位
ホスト側が従来との互換性を重視する為、プログラムの
変更等ができない時にはＦＩＦＯを導入によって使用で
きるのはシングル転送のみとなるため、効率のよいデマ
ンド転送が使えないという問題点を持っていた。
いては、ＤＭＡのシングル転送とデマンド転送において
ＤＭＡＲＱ信号４１を‘ハイ’より‘ロー’にする信号
がシングル転送においてはＤＭＡＡＫ Ｂ信号２６で、
デマンド転送においてはＤＭＡＡＫ Ｂ信号２６とＷＲ
Ｂ信号２７のＯＲゲート２８の出力信号２９と異なる
信号によること、またシングル転送とデマンド転送のど
ちらで転送されるかはＤＭＡコントローラ側で区別する
為、ＦＩＦＯを内蔵する集積回路外部よりの制御が必要
となること、また、従来ＦＩＦＯを使用していなかった
為に、バスの利用効率を上げる目的で後からＦＩＦＯを
導入使用としたとき、ＦＩＦＯの導入によってデマンド
転送かシングル転送かを識別するための制御を外部より
制御する事が必要となるため単純にＦＩＦＯ追加する為
に外部の変更を要するという問題があった。また、上位
ホスト側が従来との互換性を重視する為、プログラムの
変更等ができない時にはＦＩＦＯを導入によって使用で
きるのはシングル転送のみとなるため、効率のよいデマ
ンド転送が使えないという問題点を持っていた。
【０００９】
【課題を解決するための手段】本発明は、ＤＭＡＡＫ
Ｂ信号とＷＲ Ｂ信号の切り換えを行うためのセレクタ
回路において選択信号として、ＤＭＡＡＫ Ｂ信号がイ
ンアクティブの時リセット状態にあり、ＤＭＡＡＫ Ｂ
信号がインアクティブでない時にはＷＲ Ｂ信号の後縁
のエッジにより選択信号を切り換える動作をするフリッ
プフロップを持っている。
Ｂ信号とＷＲ Ｂ信号の切り換えを行うためのセレクタ
回路において選択信号として、ＤＭＡＡＫ Ｂ信号がイ
ンアクティブの時リセット状態にあり、ＤＭＡＡＫ Ｂ
信号がインアクティブでない時にはＷＲ Ｂ信号の後縁
のエッジにより選択信号を切り換える動作をするフリッ
プフロップを持っている。
【００１０】
【実施例】次に本発明について図面を参照しながら説明
する。図１は本発明の一実施例の構成図である。図２は
本発明の本実施例を説明するためのタイミング図であ
る。
する。図１は本発明の一実施例の構成図である。図２は
本発明の本実施例を説明するためのタイミング図であ
る。
【００１１】図１の構成において、１はＤＭＡＡＫ Ｂ
信号、２はＷＲ Ｂ信号、３はＯＲゲート、４はセレク
タ回路５はセレクタ出力信号、６はＯＲゲート出力、７
はＤ型フリップフロップ、８はＤ型フリップフロップ７
の出力、９はＦＩＦＯで８ビット、４段構成である。１
０はＦＩＦＯ９へ接続される外部バス、１１はＦＩＦＯ
９の内部よりの読みだし信号ＦＩＦＯＲＤ、１２はＦＩ
ＦＯ９の読みだしデータＤ０〜７、１３はＦＩＦＯ９の
状態を示す信号でＦＩＦＯないに有効なデータが３バイ
ト以上ある時‘ハイ’となる。１４はＦＩＦＯ９の状態
を示す信号でＦＩＦＯないに有効なデータが１バイト以
下の時‘ハイ’となる。１５はＤＭＡ制御回路で、１６
はＤＭＡ制御回路を有効にするＤＭＡＥＮ信号、１７は
ＤＭＡコントローラにたいしてＤＭＡ転送を要求するＤ
ＭＡＲＱ信号である。１５のＤＭＡ制御回路にはＦＩＦ
ＯＦＵＬＬ信号１３とＦＩＦＯＥＭＰＴＹ信号１４とセ
レクタ４の出力信号５とＤＭＡＥＮ信号１６が入力され
ており、出力としてＤＭＡＲＱ１７を出力する。
信号、２はＷＲ Ｂ信号、３はＯＲゲート、４はセレク
タ回路５はセレクタ出力信号、６はＯＲゲート出力、７
はＤ型フリップフロップ、８はＤ型フリップフロップ７
の出力、９はＦＩＦＯで８ビット、４段構成である。１
０はＦＩＦＯ９へ接続される外部バス、１１はＦＩＦＯ
９の内部よりの読みだし信号ＦＩＦＯＲＤ、１２はＦＩ
ＦＯ９の読みだしデータＤ０〜７、１３はＦＩＦＯ９の
状態を示す信号でＦＩＦＯないに有効なデータが３バイ
ト以上ある時‘ハイ’となる。１４はＦＩＦＯ９の状態
を示す信号でＦＩＦＯないに有効なデータが１バイト以
下の時‘ハイ’となる。１５はＤＭＡ制御回路で、１６
はＤＭＡ制御回路を有効にするＤＭＡＥＮ信号、１７は
ＤＭＡコントローラにたいしてＤＭＡ転送を要求するＤ
ＭＡＲＱ信号である。１５のＤＭＡ制御回路にはＦＩＦ
ＯＦＵＬＬ信号１３とＦＩＦＯＥＭＰＴＹ信号１４とセ
レクタ４の出力信号５とＤＭＡＥＮ信号１６が入力され
ており、出力としてＤＭＡＲＱ１７を出力する。
【００１２】上記構成において図２のタイミング図を用
いてその動作を説明する。図２（ａ）はＤＭＡのシング
ル転送、図２（ｂ）はＤＭＡのデマンド転送の時のタイ
ミング図である。
いてその動作を説明する。図２（ａ）はＤＭＡのシング
ル転送、図２（ｂ）はＤＭＡのデマンド転送の時のタイ
ミング図である。
【００１３】まずシングル転送の時を説明する。ＤＭＡ
ＥＮ信号１６を‘ハイ’にしてＤＭＡ動作を有効にす
る。この時ＦＩＦＯ９は有効データがないためＦＩＦＯ
ＥＭＰＴＹ信号１４を‘ハイ’する。ＤＭＡ制御回路は
ＦＩＦＯＥＭＰＴＹ信号が‘ハイ’であるからＦＩＦＯ
９にデータを転送する用ＤＭＡコントローラにたいして
要求する為に、ＤＭＡＲＱを‘ハイ’する。ＤＭＡコン
トローラはＤＭＡＡＫＢ信号を‘ハイ’より‘ロー’に
して次にＷＲ Ｂ信号２を‘ハイ’より‘ロー’にして
次に‘ハイ’にしてＦＩＦＯ６にたして１バイトのデー
タ書き込みを実行する。この時Ｄ型フリップフロップ７
はデータ入力として‘ハイ’がクロック入力としてＯＲ
ゲート３の出力信号６が入力され、リセット入力として
ＤＭＡＡＫ Ｂを入力している。従って、ＤＭＡＡＫ
Ｂ信号１がＦＩＦＯ９への書き込みの為ＤＭＡＡＫ Ｂ
信号１を‘ロー’にしているためＤ型フリップフロップ
７のリセット信号入力がインアクティブとなる。ＯＲゲ
ート３の出力６は、ＦＩＦＯ９への書き込みの為にＷＲ
Ｂ信号２を‘ハイ’より‘ロー’に変化させて‘ハ
イ’にする動作によってＤ型フリップフロップ７はデー
タの‘ハイ’をラッチして出力８を‘ロー’より‘ハ
イ’に変化させるため、セレクタ４は今までＤＭＡＡＫ
Ｂ側を選択出力していたのをＯＲゲート３の出力側に
変化させる。シングル転送においては１バイトの書き込
み動作ごとにＤＭＡＡＫ Ｂ信号を‘ハイ’戻すため、
Ｄ型フリップフロップ７の出力はＤＭＡＡＫ Ｂ１が
‘ハイ’となるとリセットが働く為出力８は‘ロー’に
戻るためセレクタ４は選択信号をＯＲゲート３の出力６
よりＤＭＡＡＫ Ｂ信号１に切り換える。従って、セレ
クタ４の出力はＤＭＡＡＫ Ｂ信号の立ち下がりエッジ
に同期して出力信号５は‘ハイ’より‘ロー’になりＷ
Ｒ Ｂ信号の立ち下がりエッジによりＤ型フリップフロ
ップ７の出力信号が変化し、セレクタ４は選択信号をＤ
ＭＡＡＫ Ｂ信号１よりＯＲゲートの出力６に変化する
為、ＷＲ Ｂ信号の立ち上がりに同期して‘ロー’より
‘ハイ’に変化する。従って、ＤＭＡ制御回路１５はＦ
ＩＦＯ９への書き込み動作において３バイトの書き込み
によりＦＩＦＯＦＵＬＬ信号を‘ロー’より‘ハイ’に
して次のデータ書き込みの為にＤＭＡＡＫ Ｂを‘ハ
イ’より‘ロー’変化させることによりセレクタ４はそ
の出力５を‘ハイ’より‘ロー’に変化するエッジに同
期してＤＭＡＲＱ信号１７を‘ハイ’より‘ロー’にす
る。従って、外部動作は４回目にＤＭＡＡＫ Ｂ信号１
を‘ハイ’より‘ロー’に変化させるタイミングによっ
て変化しているため、外部動作は同じタイミング動作と
なる。
ＥＮ信号１６を‘ハイ’にしてＤＭＡ動作を有効にす
る。この時ＦＩＦＯ９は有効データがないためＦＩＦＯ
ＥＭＰＴＹ信号１４を‘ハイ’する。ＤＭＡ制御回路は
ＦＩＦＯＥＭＰＴＹ信号が‘ハイ’であるからＦＩＦＯ
９にデータを転送する用ＤＭＡコントローラにたいして
要求する為に、ＤＭＡＲＱを‘ハイ’する。ＤＭＡコン
トローラはＤＭＡＡＫＢ信号を‘ハイ’より‘ロー’に
して次にＷＲ Ｂ信号２を‘ハイ’より‘ロー’にして
次に‘ハイ’にしてＦＩＦＯ６にたして１バイトのデー
タ書き込みを実行する。この時Ｄ型フリップフロップ７
はデータ入力として‘ハイ’がクロック入力としてＯＲ
ゲート３の出力信号６が入力され、リセット入力として
ＤＭＡＡＫ Ｂを入力している。従って、ＤＭＡＡＫ
Ｂ信号１がＦＩＦＯ９への書き込みの為ＤＭＡＡＫ Ｂ
信号１を‘ロー’にしているためＤ型フリップフロップ
７のリセット信号入力がインアクティブとなる。ＯＲゲ
ート３の出力６は、ＦＩＦＯ９への書き込みの為にＷＲ
Ｂ信号２を‘ハイ’より‘ロー’に変化させて‘ハ
イ’にする動作によってＤ型フリップフロップ７はデー
タの‘ハイ’をラッチして出力８を‘ロー’より‘ハ
イ’に変化させるため、セレクタ４は今までＤＭＡＡＫ
Ｂ側を選択出力していたのをＯＲゲート３の出力側に
変化させる。シングル転送においては１バイトの書き込
み動作ごとにＤＭＡＡＫ Ｂ信号を‘ハイ’戻すため、
Ｄ型フリップフロップ７の出力はＤＭＡＡＫ Ｂ１が
‘ハイ’となるとリセットが働く為出力８は‘ロー’に
戻るためセレクタ４は選択信号をＯＲゲート３の出力６
よりＤＭＡＡＫ Ｂ信号１に切り換える。従って、セレ
クタ４の出力はＤＭＡＡＫ Ｂ信号の立ち下がりエッジ
に同期して出力信号５は‘ハイ’より‘ロー’になりＷ
Ｒ Ｂ信号の立ち下がりエッジによりＤ型フリップフロ
ップ７の出力信号が変化し、セレクタ４は選択信号をＤ
ＭＡＡＫ Ｂ信号１よりＯＲゲートの出力６に変化する
為、ＷＲ Ｂ信号の立ち上がりに同期して‘ロー’より
‘ハイ’に変化する。従って、ＤＭＡ制御回路１５はＦ
ＩＦＯ９への書き込み動作において３バイトの書き込み
によりＦＩＦＯＦＵＬＬ信号を‘ロー’より‘ハイ’に
して次のデータ書き込みの為にＤＭＡＡＫ Ｂを‘ハ
イ’より‘ロー’変化させることによりセレクタ４はそ
の出力５を‘ハイ’より‘ロー’に変化するエッジに同
期してＤＭＡＲＱ信号１７を‘ハイ’より‘ロー’にす
る。従って、外部動作は４回目にＤＭＡＡＫ Ｂ信号１
を‘ハイ’より‘ロー’に変化させるタイミングによっ
て変化しているため、外部動作は同じタイミング動作と
なる。
【００１４】次にデマンド転送の時を説明する。デマン
ド転送においては１バイトの書き込み動作毎にＤＭＡＡ
Ｋ Ｂ信号を‘ハイ’にせずにＤＭＡＡＫ Ｂ信号を
‘ロー’のままＷＲ Ｂ信号によってのみ書き込み動作
を行う。従って、Ｄ型フリップフロップ７の出力８はＤ
ＭＡＡＫ Ｂ信号１が‘ハイ’となるまでＯＲゲート３
の出力信号によってラッチした‘ハイ’信号を保持して
いるためセレクタ４はＯＲゲート３の出力６を選択出力
する。従って、セレクタ４の出力信号はＤＭＡＡＫ Ｂ
信号１が‘ハイ’より‘ロー’に変化してＷＲ Ｂ信号
２の書き込み信号によりＯＲゲート３の出力が変化しＤ
型フリップフロップ７の出力８は‘ハイ’となり、セレ
クタ４は出力をＤＭＡＡＫ Ｂ信号１よりＯＲゲート３
の出力６に変化する。Ｄ型フリップフロップ８はＤＭＡ
ＡＫ Ｂ信号１が‘ハイ’となるまで‘ハイ’のままと
なる。従って、セレクタ４の出力５はＤＭＡＡＫ Ｂ信
号１が‘ハイ’より‘ロー’に変化する事により出力５
は‘ハイ’より‘ロー’に変化する。ＷＲ Ｂ信号の立
ち下がりエッジに同期して出力５は‘ハイ’よりに変化
し、セレクタ４はＤＭＡＡＫ Ｂ信号１が‘ハイ’に変
化するまで出力をＯＲゲート３の出力６を選択する為こ
れ以後ＯＲゲート３の出力すなわちＷＲ Ｂ信号２と同
じ変化を繰り返す。従ってＦＩＦＯ９はＷＲ Ｂ信号２
による３バイト書き込みの後、ＦＩＦＯＦＵＬＬ信号１
３を‘ハイ’として次のＷＲ Ｂ信号２の立ち下がりエ
ッジに同期してＤＭＡＲＱ信号１７を‘ハイ’より‘ロ
ー’に変化させる。
ド転送においては１バイトの書き込み動作毎にＤＭＡＡ
Ｋ Ｂ信号を‘ハイ’にせずにＤＭＡＡＫ Ｂ信号を
‘ロー’のままＷＲ Ｂ信号によってのみ書き込み動作
を行う。従って、Ｄ型フリップフロップ７の出力８はＤ
ＭＡＡＫ Ｂ信号１が‘ハイ’となるまでＯＲゲート３
の出力信号によってラッチした‘ハイ’信号を保持して
いるためセレクタ４はＯＲゲート３の出力６を選択出力
する。従って、セレクタ４の出力信号はＤＭＡＡＫ Ｂ
信号１が‘ハイ’より‘ロー’に変化してＷＲ Ｂ信号
２の書き込み信号によりＯＲゲート３の出力が変化しＤ
型フリップフロップ７の出力８は‘ハイ’となり、セレ
クタ４は出力をＤＭＡＡＫ Ｂ信号１よりＯＲゲート３
の出力６に変化する。Ｄ型フリップフロップ８はＤＭＡ
ＡＫ Ｂ信号１が‘ハイ’となるまで‘ハイ’のままと
なる。従って、セレクタ４の出力５はＤＭＡＡＫ Ｂ信
号１が‘ハイ’より‘ロー’に変化する事により出力５
は‘ハイ’より‘ロー’に変化する。ＷＲ Ｂ信号の立
ち下がりエッジに同期して出力５は‘ハイ’よりに変化
し、セレクタ４はＤＭＡＡＫ Ｂ信号１が‘ハイ’に変
化するまで出力をＯＲゲート３の出力６を選択する為こ
れ以後ＯＲゲート３の出力すなわちＷＲ Ｂ信号２と同
じ変化を繰り返す。従ってＦＩＦＯ９はＷＲ Ｂ信号２
による３バイト書き込みの後、ＦＩＦＯＦＵＬＬ信号１
３を‘ハイ’として次のＷＲ Ｂ信号２の立ち下がりエ
ッジに同期してＤＭＡＲＱ信号１７を‘ハイ’より‘ロ
ー’に変化させる。
【００１５】次に、本発明の他の実施例について図を用
いて説明する。図３は本発明の他の実施例の構成図であ
る。
いて説明する。図３は本発明の他の実施例の構成図であ
る。
【００１６】図３においては、一実施例がＦＩＦＯに対
する書き込み動作のみの場合であるが、読みだしと書き
込み動作の両方に対応できるようにＲＤ Ｂ信号とＷＲ
Ｂ信号のＡＮＤゲートを取ったものをＷＲ Ｂ信号の
代わりにＯＲゲート２０に入力する。これにより書き込
み動作の時にはＤＭＡＡＫ Ｂ信号とＷＲ Ｂ信号によ
り、読みだし動作の時にはＤＭＡＡＫ Ｂ信号とＲＤ
Ｂ信号によりＤＭＡＲＱ信号を制御できる。
する書き込み動作のみの場合であるが、読みだしと書き
込み動作の両方に対応できるようにＲＤ Ｂ信号とＷＲ
Ｂ信号のＡＮＤゲートを取ったものをＷＲ Ｂ信号の
代わりにＯＲゲート２０に入力する。これにより書き込
み動作の時にはＤＭＡＡＫ Ｂ信号とＷＲ Ｂ信号によ
り、読みだし動作の時にはＤＭＡＡＫ Ｂ信号とＲＤ
Ｂ信号によりＤＭＡＲＱ信号を制御できる。
【００１７】
【発明の効果】上記構成によればＤＭＡ転送におけるデ
メッド転送の時にはＦＩＦＯの状態によってＷＲ Ｂ信
号２に同期してＤＭＡＲＱ信号１７が変化し、シングル
転送の時にはＤＭＡＡＫ Ｂ信号１の立ち下がりエッジ
に同期してＤＭＡＲＱ信号１７が変化し、しかもシング
ル転送とデマンド転送のちがいを区別する信号が必要な
い。従って、ＦＩＦＯ持つ集積回路側だけで、デマンド
転送とシングル転送の両方に対応できるという利点をも
つ。従ってこの構成にすることにより上位ホストの変更
なしに対応できるという利点を持つ。
メッド転送の時にはＦＩＦＯの状態によってＷＲ Ｂ信
号２に同期してＤＭＡＲＱ信号１７が変化し、シングル
転送の時にはＤＭＡＡＫ Ｂ信号１の立ち下がりエッジ
に同期してＤＭＡＲＱ信号１７が変化し、しかもシング
ル転送とデマンド転送のちがいを区別する信号が必要な
い。従って、ＦＩＦＯ持つ集積回路側だけで、デマンド
転送とシングル転送の両方に対応できるという利点をも
つ。従ってこの構成にすることにより上位ホストの変更
なしに対応できるという利点を持つ。
【図１】本発明の一実施例を説明する為の構成図であ
る。
る。
【図２】図１に示す実施例を説明するためのタイミング
図である。
図である。
【図３】本発明の他の実施例を説明する為の構成図であ
る。
る。
【図４】従来の技術を説明する為の構成図である。
【図５】従来技術を説明するためのタイミング図であ
る。
る。
１ ＤＭＡＡＫ Ｂ信号 ２ ＷＲ Ｂ信号 ３ ＯＲゲート ４ セレクタ ５ セレクタ４の出力信号 ６ ＯＲゲート３の出力信号 ７ Ｄ型フリップフロップ ８ Ｄ型フリップフロップの出力信号 ９ ＦＩＦＯ １０ 外部バス １１ ＦＩＦＯのデータ読みだし信号 １２ ＦＩＦＯの読みだしデータ １３ ＦＩＦＯＦＵＬＬ １４ ＦＩＦＯＥＭＰＴＹ １５ ＤＭＡ制御回路 １６ ＤＭＡＥＮ信号 １７ ＤＭＡＲＱ信号 １８ ＤＭＡＡＫ Ｂ信号 １９ ＡＮＤゲート ２０ ＯＲゲート ２１ セレクタ ２２ ＯＲゲート２１の出力信号 ２３ Ｄ型フリップフロップ ２４ Ｄ型フリップフロップ２３の出力信号 ２５ セレクタ２１の選択出力信号 ２６ ＤＭＡＡＫ Ｂ信号 ２７ ＷＲ Ｂ信号 ２８ ＯＲゲート ２９ ＯＲゲート２８の出力信号 ３０ セレクタ ３１ セレウタ３０の出力信号 ３２ セレクタ３０の選択信号 ３３ ＦＩＦＯ ３４ ＦＩＦＯＲＤ信号 ３５ 外部バス ３６ ＦＩＦＯ３３の読みだし信号 ３７ ＦＩＦＯＦＵＬＬ信号 ３８ ＦＩＦＯＥＭＰＴＹ信号 ３９ ＤＭＡＥＮ信号 ４０ ＤＭＡ制御回路 ４１ ＤＭＡＲＱ信号
Claims (2)
- 【請求項１】 ダイレクト・メモリ・アクセスによるデ
ータ転送許可信号がアクティブでないときリセット状態
にあり、前記許可信号がアクティブの時ファースト・イ
ン・ファースト・アウト・レジスタへのデータ書き込み
信号の後縁のエッジにて状態をリセット状態により反転
するフリップフロップと、 前記データ転送許可信号と前記ファースト・イン・ファ
ースト・アウト・レジスタに対するデータ書き込み信号
と前記転送許可信号のゲートした信号を切り換える回路
とを備え、前記フリップフロップの出力を前記信号切り
換え回路の選択信号とした事を特徴とするメモリアクセ
ス制御回路。 - 【請求項２】 前記ファースト・イン・ファースト・ア
ウト・レジスタにたいするデータ書き込み信号の代わり
に前記ファースト・イン・ファースト・アウト・レジス
タよりのデータ読み出し信号を用いた事を特徴とする請
求項１記載のメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11864592A JPH05314059A (ja) | 1992-05-12 | 1992-05-12 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11864592A JPH05314059A (ja) | 1992-05-12 | 1992-05-12 | メモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314059A true JPH05314059A (ja) | 1993-11-26 |
Family
ID=14741687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11864592A Withdrawn JPH05314059A (ja) | 1992-05-12 | 1992-05-12 | メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314059A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894188A (en) * | 1980-06-23 | 1990-01-16 | Mitsubishi Gas Chemical Company, Inc. | Process for producing fatty acids and their ester derivatives |
-
1992
- 1992-05-12 JP JP11864592A patent/JPH05314059A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894188A (en) * | 1980-06-23 | 1990-01-16 | Mitsubishi Gas Chemical Company, Inc. | Process for producing fatty acids and their ester derivatives |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |