JPH0551931B2 - - Google Patents
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- Publication number
- JPH0551931B2 JPH0551931B2 JP62267795A JP26779587A JPH0551931B2 JP H0551931 B2 JPH0551931 B2 JP H0551931B2 JP 62267795 A JP62267795 A JP 62267795A JP 26779587 A JP26779587 A JP 26779587A JP H0551931 B2 JPH0551931 B2 JP H0551931B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- flip
- fifo memory
- dma
- access permission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 12
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクセス許可信号を出力するFIFOメ
モリに関する。
モリに関する。
従来、FIFOメモリのアクセス許可信号はFIFO
メモリの入力端を例にとると、FIFOメモリの入
力段のデータラツチの有効データの有無で作られ
ていた。
メモリの入力端を例にとると、FIFOメモリの入
力段のデータラツチの有効データの有無で作られ
ていた。
第４図はその具体例を示すブロツク図である。
この例においては、FIFOメモリは３段のデー
タラツチ２０１，２０２，２０３から構成されて
いる。フリツプフロツプ２０４，２０５，２０６
はそれぞれデータラツチ２０１，２０２，２０３
に有効データがラツチされているか否かを示すフ
リツプフロツプである。初期状態においてフリツ
プフロツプ２０４，２０５，２０６は全て０の状
態にある。この状態においてデータラツチ２０１
にデータが書込まれると同時にフリツプフロツプ
２０４が“１”となる。次のタイミングにおいて
はデータラツチ２０１のデータはデータラツチ２
０２にラツチされ、同時にフリツプフロツプ２０
５が“１”となるとともにフリツプフロツプ２０
４が“０”にクリアされる。その次のタイミング
ではデータラツチ２０２のデータはデータラツチ
２０３にラツチされ、フリツプフロツプ２０６が
“１”にセツトされると同時にフリツプフロツプ
２０５が“０”にクリアされる。フリツプフロツ
プ２０４は入力段のデータラツチ２０１にデータ
があるか否かを示しているが、同時にその逆相の
信号２０１がFIFOメモリの外部に対するアクセ
スの許可信号となる。すなわち、この信号２０７
が“０”の場合はアクセス要求を示す。
タラツチ２０１，２０２，２０３から構成されて
いる。フリツプフロツプ２０４，２０５，２０６
はそれぞれデータラツチ２０１，２０２，２０３
に有効データがラツチされているか否かを示すフ
リツプフロツプである。初期状態においてフリツ
プフロツプ２０４，２０５，２０６は全て０の状
態にある。この状態においてデータラツチ２０１
にデータが書込まれると同時にフリツプフロツプ
２０４が“１”となる。次のタイミングにおいて
はデータラツチ２０１のデータはデータラツチ２
０２にラツチされ、同時にフリツプフロツプ２０
５が“１”となるとともにフリツプフロツプ２０
４が“０”にクリアされる。その次のタイミング
ではデータラツチ２０２のデータはデータラツチ
２０３にラツチされ、フリツプフロツプ２０６が
“１”にセツトされると同時にフリツプフロツプ
２０５が“０”にクリアされる。フリツプフロツ
プ２０４は入力段のデータラツチ２０１にデータ
があるか否かを示しているが、同時にその逆相の
信号２０１がFIFOメモリの外部に対するアクセ
スの許可信号となる。すなわち、この信号２０７
が“０”の場合はアクセス要求を示す。
しかしながら、上述したFIFOメモリは、外部
にDMACを接続した場合にDMAが連続しないと
いう欠点がある。
にDMACを接続した場合にDMAが連続しないと
いう欠点がある。
以下、第５図、第６図のタイミング図により説
明する。
明する。
第５図は既存のDMAの一般的な動作タイミン
グを示している。一般にDMAの１回のバスアク
セスはS1，S2，S3，S4と呼ばれる４クロツクを単
位として行なわれる。DMAのライトパルスはク
ロツクS2の立ち上がりからクロツクS4の立ち上が
りまでアクテイブである。１回のバスアクセスの
中で次のバスアクセスを連続するか否かを判断す
るのはクロツクS4の立ちあがりでDMAリクエス
ト信号がアクテイブであるか否かで判断される。
もし、DMAリクエスト信号がアクテイブでない
場合はクロツクS4の次にSiというサイクルに入
り、再びDMAリクエスト信号がアクテイブにな
るのを待つ。
グを示している。一般にDMAの１回のバスアク
セスはS1，S2，S3，S4と呼ばれる４クロツクを単
位として行なわれる。DMAのライトパルスはク
ロツクS2の立ち上がりからクロツクS4の立ち上が
りまでアクテイブである。１回のバスアクセスの
中で次のバスアクセスを連続するか否かを判断す
るのはクロツクS4の立ちあがりでDMAリクエス
ト信号がアクテイブであるか否かで判断される。
もし、DMAリクエスト信号がアクテイブでない
場合はクロツクS4の次にSiというサイクルに入
り、再びDMAリクエスト信号がアクテイブにな
るのを待つ。
通常DMAとFIFOメモリをつなぐ場合、
DMACに対するDMAリクエスト信号としては
FIFOメモリのアクセス許可信号を用いる。この
場合のタイミング図を第６図に示す。
DMACに対するDMAリクエスト信号としては
FIFOメモリのアクセス許可信号を用いる。この
場合のタイミング図を第６図に示す。
第６図においてDMAリクエスト信号はFIFO
メモリのアクセス許可信号に相当する。この信号
はFIFOメモリのアクセス許可信号に相当する。
この信号はFIFOメモリの入力段のデータ有無を
示しているため、DMAのライト信号により自動
的にインアクテイブになる。DMAのライト信号
はクロツクS4の立ち上がりまでアクテイブである
ため、DMAリクエスト信号はクロツクS4の立ち
上がりまではアクテイブにならない。したがつ
て、クロツクS4の立ち上がりで次のDMAを連続
実行するか否かの判断はつねに連続実行しないと
いう判断となる。このため、DMAの制御では必
ずSiという無駄なサイクルが挿入され、速度性能
が落ちるという欠点がある。
メモリのアクセス許可信号に相当する。この信号
はFIFOメモリのアクセス許可信号に相当する。
この信号はFIFOメモリの入力段のデータ有無を
示しているため、DMAのライト信号により自動
的にインアクテイブになる。DMAのライト信号
はクロツクS4の立ち上がりまでアクテイブである
ため、DMAリクエスト信号はクロツクS4の立ち
上がりまではアクテイブにならない。したがつ
て、クロツクS4の立ち上がりで次のDMAを連続
実行するか否かの判断はつねに連続実行しないと
いう判断となる。このため、DMAの制御では必
ずSiという無駄なサイクルが挿入され、速度性能
が落ちるという欠点がある。
本発明のFIFOメモリは、データラツチと、各
段のデータラツチに対応して設けられ、当該デー
タラツチに有効データがラツチされているかどう
かを示すフリツプフロツプと、入力段と次段のフ
リツプフロツプの各出力と、外部からFIFOメモ
リに対してアクセス中か否かを示すビジー信号を
入力し、入力段のデータラツチに有効データがラ
ツチされていないことを示し、かつビジー信号が
インアクテイブのとき、および次段のデータラツ
チのフリツプフロツプの出力の次段のデータラツ
チに有効データがラツチされていないことを示
し、かつビジー信号がアクテイブのときFIFOメ
モリアクセス許可信号を出力するアクセス許可信
号発生回路とを有している。
段のデータラツチに対応して設けられ、当該デー
タラツチに有効データがラツチされているかどう
かを示すフリツプフロツプと、入力段と次段のフ
リツプフロツプの各出力と、外部からFIFOメモ
リに対してアクセス中か否かを示すビジー信号を
入力し、入力段のデータラツチに有効データがラ
ツチされていないことを示し、かつビジー信号が
インアクテイブのとき、および次段のデータラツ
チのフリツプフロツプの出力の次段のデータラツ
チに有効データがラツチされていないことを示
し、かつビジー信号がアクテイブのときFIFOメ
モリアクセス許可信号を出力するアクセス許可信
号発生回路とを有している。
ビジー信号がアクテイブな間はアクセス許可信
号は外部より二度アクセス可能なことを示し、ビ
ジー信号がアクテイブでない間はアクセス許可信
号が外部より一度アクセス可能なことを示す。
号は外部より二度アクセス可能なことを示し、ビ
ジー信号がアクテイブでない間はアクセス許可信
号が外部より一度アクセス可能なことを示す。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明のFIFOメモリの第１の実施例
のブロツク図、第２図はそのタイミング図であ
る。
のブロツク図、第２図はそのタイミング図であ
る。
本実施例は、３段のデータラツチ１０１，１０
２，１０３，と、各データラツチ１０１，１０
２，１０３に有効データがラツチされているか否
かを示すフリツプフロツプ１０４，１０５，１０
６と、アクセス許可信号発生回路１０７とから構
成されている。フリツプフロツプ１０４〜１０６
の出力が“０”の場合は有効データが無いことを
示し“１”であれば有効データがあることを示
す。アクセス許可信号発生回路１０７はフリツプ
フロツプ１０４，１０５の出力と、ビジー信号１
０８（“１”がビジーであること、すなわち外部
からFIFOメモリに対してアクセス中であること
を示し、“０”であれば外部からアクセス中でな
いことを示す）を入力し、FIFOメモリに対する
アクセス許可信号１０９（“１”がアクセス許可
を示し、“０”がアクセス不可を示す）を出力す
る。
２，１０３，と、各データラツチ１０１，１０
２，１０３に有効データがラツチされているか否
かを示すフリツプフロツプ１０４，１０５，１０
６と、アクセス許可信号発生回路１０７とから構
成されている。フリツプフロツプ１０４〜１０６
の出力が“０”の場合は有効データが無いことを
示し“１”であれば有効データがあることを示
す。アクセス許可信号発生回路１０７はフリツプ
フロツプ１０４，１０５の出力と、ビジー信号１
０８（“１”がビジーであること、すなわち外部
からFIFOメモリに対してアクセス中であること
を示し、“０”であれば外部からアクセス中でな
いことを示す）を入力し、FIFOメモリに対する
アクセス許可信号１０９（“１”がアクセス許可
を示し、“０”がアクセス不可を示す）を出力す
る。
次に、本実施例の動作を第２図のタイミング図
により説明する。初期状態においてフリツプフロ
ツプ１０４，１０５の出力は“０”である。さら
にビジー信号１０８もインアクテイブである。こ
のため、アクセス許可信号発生回路１０７はアク
テイブとなり、アクセス許可信号１０９として
“１”を出力する。この後DMACからビジー信号
１０８が入力され、DMAのライトに伴い、デー
タラツチ１０１に有効データが書込まれると同時
にフリツプフロツプ１０４の出力は“１”となる
が、アクセス許可信号発生回路１０７はビジー信
号１０８がアクテイブであるのでフリツプフロツ
プ１０５の出力が“０”であることより依然とし
てアクセス許可信号１０９をアクテイブに保つ。
このため、DMACはクロツクS4の立ち上がりで
アクセス許可信号１０９をサンプルし、アクテイ
ブであることからひきつづきDMAを連続させ
る。次のDMAサイクルにおいてはデータラツチ
１０１のデータはデータラツチ１０２にラツチさ
れ、それと同時にフリツプフロツプ１０５の出力
が“１”となり、フリツプフロツプ１０４の出力
が“０”となる。このタイミングにおいてアクセ
ス許可信号１０９はインアクテイブとなる。次の
DMAサイクルにおいてDMACはクロツクS4に立
ち上がりにおいてアクセス許可信号１０９がイン
アクテイブであることをサンプルし、DMAを終
了する。このように１回目のバスサイクルにおい
ては、アクセス許可信号１０９が１を保ちつづけ
るため、DMACは次のDMAサイクルにおいてバ
スをあけわたすことなくDMAを連続させるので
高速なデータ転送が可能となる。
により説明する。初期状態においてフリツプフロ
ツプ１０４，１０５の出力は“０”である。さら
にビジー信号１０８もインアクテイブである。こ
のため、アクセス許可信号発生回路１０７はアク
テイブとなり、アクセス許可信号１０９として
“１”を出力する。この後DMACからビジー信号
１０８が入力され、DMAのライトに伴い、デー
タラツチ１０１に有効データが書込まれると同時
にフリツプフロツプ１０４の出力は“１”となる
が、アクセス許可信号発生回路１０７はビジー信
号１０８がアクテイブであるのでフリツプフロツ
プ１０５の出力が“０”であることより依然とし
てアクセス許可信号１０９をアクテイブに保つ。
このため、DMACはクロツクS4の立ち上がりで
アクセス許可信号１０９をサンプルし、アクテイ
ブであることからひきつづきDMAを連続させ
る。次のDMAサイクルにおいてはデータラツチ
１０１のデータはデータラツチ１０２にラツチさ
れ、それと同時にフリツプフロツプ１０５の出力
が“１”となり、フリツプフロツプ１０４の出力
が“０”となる。このタイミングにおいてアクセ
ス許可信号１０９はインアクテイブとなる。次の
DMAサイクルにおいてDMACはクロツクS4に立
ち上がりにおいてアクセス許可信号１０９がイン
アクテイブであることをサンプルし、DMAを終
了する。このように１回目のバスサイクルにおい
ては、アクセス許可信号１０９が１を保ちつづけ
るため、DMACは次のDMAサイクルにおいてバ
スをあけわたすことなくDMAを連続させるので
高速なデータ転送が可能となる。
第３図は本発明のFIFOメモリの第２の実施例
のブロツク図である。
のブロツク図である。
本実施例では、FIFOメモリからの読出しアク
セスに対してのアクセス許可信号１１２をアクセ
ス許可信号発生回路１１０で作つている。すなわ
ち、ビジー信号１１１がアクテイブでない場合は
出力段のデータラツチ１０３にデータが有れば、
アクセス許可信号１１２をアクテイブとし、ビジ
ー信号１１１がアクテイブであると、出力段より
１つ前の段のデータが有効であるときアクセス許
可信号１１２をアクテイブとしている。この場合
のDMACによる読出し動作は第１の実施例と同
じであり、１回目のDMAサイクルではアクセス
許可信号１１２が“１”を保つので、２回目の
DMAサイクルと連続するため、FIFOメモリの
データ読出し動作が高速になる。
セスに対してのアクセス許可信号１１２をアクセ
ス許可信号発生回路１１０で作つている。すなわ
ち、ビジー信号１１１がアクテイブでない場合は
出力段のデータラツチ１０３にデータが有れば、
アクセス許可信号１１２をアクテイブとし、ビジ
ー信号１１１がアクテイブであると、出力段より
１つ前の段のデータが有効であるときアクセス許
可信号１１２をアクテイブとしている。この場合
のDMACによる読出し動作は第１の実施例と同
じであり、１回目のDMAサイクルではアクセス
許可信号１１２が“１”を保つので、２回目の
DMAサイクルと連続するため、FIFOメモリの
データ読出し動作が高速になる。
以上説明したように本発明は、外部よりアクセ
ス中であることを示すビジー信号を入力とし、ビ
ジー信号がアクテイブな間、アクセス許可信号が
外部より二度アクセス可能なことを示すことによ
り、FIFOメモリとDMACを用いてデータ転送を
行なう場合のDMAのサイクルが連続するのでデ
ータ転送が高速に行なわれるという効果がある。
ス中であることを示すビジー信号を入力とし、ビ
ジー信号がアクテイブな間、アクセス許可信号が
外部より二度アクセス可能なことを示すことによ
り、FIFOメモリとDMACを用いてデータ転送を
行なう場合のDMAのサイクルが連続するのでデ
ータ転送が高速に行なわれるという効果がある。
第１図、第３図はそれぞれ本発明のFIFOメモ
リの第１、第２の実施例のブロツク図、第２図は
第１の実施例のタイミング図、第４図は従来例の
ブロツク図、第５図はDMAの一般的な動作タイ
ミング図、第６図は従来のFIFOメモリアクセス
信号によるDMAのタイミング図である。 １０１，１０２，１０３……データラツチ、１
０４，１０５，１０６……フリツプフロツプ、１
０７，１１０……アクセス許可信号発生回路、１
０８，１１１……ビジー信号、１０９，１１２…
…アクセス許可信号。
リの第１、第２の実施例のブロツク図、第２図は
第１の実施例のタイミング図、第４図は従来例の
ブロツク図、第５図はDMAの一般的な動作タイ
ミング図、第６図は従来のFIFOメモリアクセス
信号によるDMAのタイミング図である。 １０１，１０２，１０３……データラツチ、１
０４，１０５，１０６……フリツプフロツプ、１
０７，１１０……アクセス許可信号発生回路、１
０８，１１１……ビジー信号、１０９，１１２…
…アクセス許可信号。
Claims (1)
- 【特許請求の範囲】 １ FIFOメモリであつて、 データラツチと、 各段のデータラツチに対応して設けられ、当該
データラツチに有効データがラツチされているか
どうかを示すフリツプフロツプと、 入力段と次段のフリツプフロツプの各出力と、
外部からFIFOメモリに対してアクセス中か否か
を示すビジー信号を入力し、入力段のデータラツ
チに有効データがラツチされていないことを示
し、かつビジー信号がインアクテイブのとき、お
よび次段のデータラツチのフリツプフロツプの出
力が次段のデータラツチに有効データがラツチさ
れていないことを示し、かつビジー信号がアクテ
イブのときFIFOメモリアクセス許可信号を出力
するアクセス許可信号発生回路とを有するFIFO
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267795A JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267795A JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Ｆｉｆｏメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109425A JPH01109425A (ja) | 1989-04-26 |
| JPH0551931B2 true JPH0551931B2 (ja) | 1993-08-04 |
Family
ID=17449699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267795A Granted JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323976A (ja) * | 2005-05-20 | 2006-11-30 | Nec Electronics Corp | インターフェース回路及び光ディスク装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2710475B2 (ja) * | 1991-04-08 | 1998-02-10 | 茨城日本電気株式会社 | メモリ制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225935A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 先入れ先出しバツフア制御装置 |
-
1987
- 1987-10-22 JP JP62267795A patent/JPH01109425A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225935A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 先入れ先出しバツフア制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323976A (ja) * | 2005-05-20 | 2006-11-30 | Nec Electronics Corp | インターフェース回路及び光ディスク装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01109425A (ja) | 1989-04-26 |
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