JPH0551931B2 - - Google Patents
Info
- Publication number
- JPH0551931B2 JPH0551931B2 JP62267795A JP26779587A JPH0551931B2 JP H0551931 B2 JPH0551931 B2 JP H0551931B2 JP 62267795 A JP62267795 A JP 62267795A JP 26779587 A JP26779587 A JP 26779587A JP H0551931 B2 JPH0551931 B2 JP H0551931B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- flip
- fifo memory
- dma
- access permission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 12
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクセス許可信号を出力するFIFOメ
モリに関する。
モリに関する。
従来、FIFOメモリのアクセス許可信号はFIFO
メモリの入力端を例にとると、FIFOメモリの入
力段のデータラツチの有効データの有無で作られ
ていた。
メモリの入力端を例にとると、FIFOメモリの入
力段のデータラツチの有効データの有無で作られ
ていた。
第4図はその具体例を示すブロツク図である。
この例においては、FIFOメモリは3段のデー
タラツチ201,202,203から構成されて
いる。フリツプフロツプ204,205,206
はそれぞれデータラツチ201,202,203
に有効データがラツチされているか否かを示すフ
リツプフロツプである。初期状態においてフリツ
プフロツプ204,205,206は全て0の状
態にある。この状態においてデータラツチ201
にデータが書込まれると同時にフリツプフロツプ
204が“1”となる。次のタイミングにおいて
はデータラツチ201のデータはデータラツチ2
02にラツチされ、同時にフリツプフロツプ20
5が“1”となるとともにフリツプフロツプ20
4が“0”にクリアされる。その次のタイミング
ではデータラツチ202のデータはデータラツチ
203にラツチされ、フリツプフロツプ206が
“1”にセツトされると同時にフリツプフロツプ
205が“0”にクリアされる。フリツプフロツ
プ204は入力段のデータラツチ201にデータ
があるか否かを示しているが、同時にその逆相の
信号201がFIFOメモリの外部に対するアクセ
スの許可信号となる。すなわち、この信号207
が“0”の場合はアクセス要求を示す。
タラツチ201,202,203から構成されて
いる。フリツプフロツプ204,205,206
はそれぞれデータラツチ201,202,203
に有効データがラツチされているか否かを示すフ
リツプフロツプである。初期状態においてフリツ
プフロツプ204,205,206は全て0の状
態にある。この状態においてデータラツチ201
にデータが書込まれると同時にフリツプフロツプ
204が“1”となる。次のタイミングにおいて
はデータラツチ201のデータはデータラツチ2
02にラツチされ、同時にフリツプフロツプ20
5が“1”となるとともにフリツプフロツプ20
4が“0”にクリアされる。その次のタイミング
ではデータラツチ202のデータはデータラツチ
203にラツチされ、フリツプフロツプ206が
“1”にセツトされると同時にフリツプフロツプ
205が“0”にクリアされる。フリツプフロツ
プ204は入力段のデータラツチ201にデータ
があるか否かを示しているが、同時にその逆相の
信号201がFIFOメモリの外部に対するアクセ
スの許可信号となる。すなわち、この信号207
が“0”の場合はアクセス要求を示す。
しかしながら、上述したFIFOメモリは、外部
にDMACを接続した場合にDMAが連続しないと
いう欠点がある。
にDMACを接続した場合にDMAが連続しないと
いう欠点がある。
以下、第5図、第6図のタイミング図により説
明する。
明する。
第5図は既存のDMAの一般的な動作タイミン
グを示している。一般にDMAの1回のバスアク
セスはS1,S2,S3,S4と呼ばれる4クロツクを単
位として行なわれる。DMAのライトパルスはク
ロツクS2の立ち上がりからクロツクS4の立ち上が
りまでアクテイブである。1回のバスアクセスの
中で次のバスアクセスを連続するか否かを判断す
るのはクロツクS4の立ちあがりでDMAリクエス
ト信号がアクテイブであるか否かで判断される。
もし、DMAリクエスト信号がアクテイブでない
場合はクロツクS4の次にSiというサイクルに入
り、再びDMAリクエスト信号がアクテイブにな
るのを待つ。
グを示している。一般にDMAの1回のバスアク
セスはS1,S2,S3,S4と呼ばれる4クロツクを単
位として行なわれる。DMAのライトパルスはク
ロツクS2の立ち上がりからクロツクS4の立ち上が
りまでアクテイブである。1回のバスアクセスの
中で次のバスアクセスを連続するか否かを判断す
るのはクロツクS4の立ちあがりでDMAリクエス
ト信号がアクテイブであるか否かで判断される。
もし、DMAリクエスト信号がアクテイブでない
場合はクロツクS4の次にSiというサイクルに入
り、再びDMAリクエスト信号がアクテイブにな
るのを待つ。
通常DMAとFIFOメモリをつなぐ場合、
DMACに対するDMAリクエスト信号としては
FIFOメモリのアクセス許可信号を用いる。この
場合のタイミング図を第6図に示す。
DMACに対するDMAリクエスト信号としては
FIFOメモリのアクセス許可信号を用いる。この
場合のタイミング図を第6図に示す。
第6図においてDMAリクエスト信号はFIFO
メモリのアクセス許可信号に相当する。この信号
はFIFOメモリのアクセス許可信号に相当する。
この信号はFIFOメモリの入力段のデータ有無を
示しているため、DMAのライト信号により自動
的にインアクテイブになる。DMAのライト信号
はクロツクS4の立ち上がりまでアクテイブである
ため、DMAリクエスト信号はクロツクS4の立ち
上がりまではアクテイブにならない。したがつ
て、クロツクS4の立ち上がりで次のDMAを連続
実行するか否かの判断はつねに連続実行しないと
いう判断となる。このため、DMAの制御では必
ずSiという無駄なサイクルが挿入され、速度性能
が落ちるという欠点がある。
メモリのアクセス許可信号に相当する。この信号
はFIFOメモリのアクセス許可信号に相当する。
この信号はFIFOメモリの入力段のデータ有無を
示しているため、DMAのライト信号により自動
的にインアクテイブになる。DMAのライト信号
はクロツクS4の立ち上がりまでアクテイブである
ため、DMAリクエスト信号はクロツクS4の立ち
上がりまではアクテイブにならない。したがつ
て、クロツクS4の立ち上がりで次のDMAを連続
実行するか否かの判断はつねに連続実行しないと
いう判断となる。このため、DMAの制御では必
ずSiという無駄なサイクルが挿入され、速度性能
が落ちるという欠点がある。
本発明のFIFOメモリは、データラツチと、各
段のデータラツチに対応して設けられ、当該デー
タラツチに有効データがラツチされているかどう
かを示すフリツプフロツプと、入力段と次段のフ
リツプフロツプの各出力と、外部からFIFOメモ
リに対してアクセス中か否かを示すビジー信号を
入力し、入力段のデータラツチに有効データがラ
ツチされていないことを示し、かつビジー信号が
インアクテイブのとき、および次段のデータラツ
チのフリツプフロツプの出力の次段のデータラツ
チに有効データがラツチされていないことを示
し、かつビジー信号がアクテイブのときFIFOメ
モリアクセス許可信号を出力するアクセス許可信
号発生回路とを有している。
段のデータラツチに対応して設けられ、当該デー
タラツチに有効データがラツチされているかどう
かを示すフリツプフロツプと、入力段と次段のフ
リツプフロツプの各出力と、外部からFIFOメモ
リに対してアクセス中か否かを示すビジー信号を
入力し、入力段のデータラツチに有効データがラ
ツチされていないことを示し、かつビジー信号が
インアクテイブのとき、および次段のデータラツ
チのフリツプフロツプの出力の次段のデータラツ
チに有効データがラツチされていないことを示
し、かつビジー信号がアクテイブのときFIFOメ
モリアクセス許可信号を出力するアクセス許可信
号発生回路とを有している。
ビジー信号がアクテイブな間はアクセス許可信
号は外部より二度アクセス可能なことを示し、ビ
ジー信号がアクテイブでない間はアクセス許可信
号が外部より一度アクセス可能なことを示す。
号は外部より二度アクセス可能なことを示し、ビ
ジー信号がアクテイブでない間はアクセス許可信
号が外部より一度アクセス可能なことを示す。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第1図は本発明のFIFOメモリの第1の実施例
のブロツク図、第2図はそのタイミング図であ
る。
のブロツク図、第2図はそのタイミング図であ
る。
本実施例は、3段のデータラツチ101,10
2,103,と、各データラツチ101,10
2,103に有効データがラツチされているか否
かを示すフリツプフロツプ104,105,10
6と、アクセス許可信号発生回路107とから構
成されている。フリツプフロツプ104〜106
の出力が“0”の場合は有効データが無いことを
示し“1”であれば有効データがあることを示
す。アクセス許可信号発生回路107はフリツプ
フロツプ104,105の出力と、ビジー信号1
08(“1”がビジーであること、すなわち外部
からFIFOメモリに対してアクセス中であること
を示し、“0”であれば外部からアクセス中でな
いことを示す)を入力し、FIFOメモリに対する
アクセス許可信号109(“1”がアクセス許可
を示し、“0”がアクセス不可を示す)を出力す
る。
2,103,と、各データラツチ101,10
2,103に有効データがラツチされているか否
かを示すフリツプフロツプ104,105,10
6と、アクセス許可信号発生回路107とから構
成されている。フリツプフロツプ104〜106
の出力が“0”の場合は有効データが無いことを
示し“1”であれば有効データがあることを示
す。アクセス許可信号発生回路107はフリツプ
フロツプ104,105の出力と、ビジー信号1
08(“1”がビジーであること、すなわち外部
からFIFOメモリに対してアクセス中であること
を示し、“0”であれば外部からアクセス中でな
いことを示す)を入力し、FIFOメモリに対する
アクセス許可信号109(“1”がアクセス許可
を示し、“0”がアクセス不可を示す)を出力す
る。
次に、本実施例の動作を第2図のタイミング図
により説明する。初期状態においてフリツプフロ
ツプ104,105の出力は“0”である。さら
にビジー信号108もインアクテイブである。こ
のため、アクセス許可信号発生回路107はアク
テイブとなり、アクセス許可信号109として
“1”を出力する。この後DMACからビジー信号
108が入力され、DMAのライトに伴い、デー
タラツチ101に有効データが書込まれると同時
にフリツプフロツプ104の出力は“1”となる
が、アクセス許可信号発生回路107はビジー信
号108がアクテイブであるのでフリツプフロツ
プ105の出力が“0”であることより依然とし
てアクセス許可信号109をアクテイブに保つ。
このため、DMACはクロツクS4の立ち上がりで
アクセス許可信号109をサンプルし、アクテイ
ブであることからひきつづきDMAを連続させ
る。次のDMAサイクルにおいてはデータラツチ
101のデータはデータラツチ102にラツチさ
れ、それと同時にフリツプフロツプ105の出力
が“1”となり、フリツプフロツプ104の出力
が“0”となる。このタイミングにおいてアクセ
ス許可信号109はインアクテイブとなる。次の
DMAサイクルにおいてDMACはクロツクS4に立
ち上がりにおいてアクセス許可信号109がイン
アクテイブであることをサンプルし、DMAを終
了する。このように1回目のバスサイクルにおい
ては、アクセス許可信号109が1を保ちつづけ
るため、DMACは次のDMAサイクルにおいてバ
スをあけわたすことなくDMAを連続させるので
高速なデータ転送が可能となる。
により説明する。初期状態においてフリツプフロ
ツプ104,105の出力は“0”である。さら
にビジー信号108もインアクテイブである。こ
のため、アクセス許可信号発生回路107はアク
テイブとなり、アクセス許可信号109として
“1”を出力する。この後DMACからビジー信号
108が入力され、DMAのライトに伴い、デー
タラツチ101に有効データが書込まれると同時
にフリツプフロツプ104の出力は“1”となる
が、アクセス許可信号発生回路107はビジー信
号108がアクテイブであるのでフリツプフロツ
プ105の出力が“0”であることより依然とし
てアクセス許可信号109をアクテイブに保つ。
このため、DMACはクロツクS4の立ち上がりで
アクセス許可信号109をサンプルし、アクテイ
ブであることからひきつづきDMAを連続させ
る。次のDMAサイクルにおいてはデータラツチ
101のデータはデータラツチ102にラツチさ
れ、それと同時にフリツプフロツプ105の出力
が“1”となり、フリツプフロツプ104の出力
が“0”となる。このタイミングにおいてアクセ
ス許可信号109はインアクテイブとなる。次の
DMAサイクルにおいてDMACはクロツクS4に立
ち上がりにおいてアクセス許可信号109がイン
アクテイブであることをサンプルし、DMAを終
了する。このように1回目のバスサイクルにおい
ては、アクセス許可信号109が1を保ちつづけ
るため、DMACは次のDMAサイクルにおいてバ
スをあけわたすことなくDMAを連続させるので
高速なデータ転送が可能となる。
第3図は本発明のFIFOメモリの第2の実施例
のブロツク図である。
のブロツク図である。
本実施例では、FIFOメモリからの読出しアク
セスに対してのアクセス許可信号112をアクセ
ス許可信号発生回路110で作つている。すなわ
ち、ビジー信号111がアクテイブでない場合は
出力段のデータラツチ103にデータが有れば、
アクセス許可信号112をアクテイブとし、ビジ
ー信号111がアクテイブであると、出力段より
1つ前の段のデータが有効であるときアクセス許
可信号112をアクテイブとしている。この場合
のDMACによる読出し動作は第1の実施例と同
じであり、1回目のDMAサイクルではアクセス
許可信号112が“1”を保つので、2回目の
DMAサイクルと連続するため、FIFOメモリの
データ読出し動作が高速になる。
セスに対してのアクセス許可信号112をアクセ
ス許可信号発生回路110で作つている。すなわ
ち、ビジー信号111がアクテイブでない場合は
出力段のデータラツチ103にデータが有れば、
アクセス許可信号112をアクテイブとし、ビジ
ー信号111がアクテイブであると、出力段より
1つ前の段のデータが有効であるときアクセス許
可信号112をアクテイブとしている。この場合
のDMACによる読出し動作は第1の実施例と同
じであり、1回目のDMAサイクルではアクセス
許可信号112が“1”を保つので、2回目の
DMAサイクルと連続するため、FIFOメモリの
データ読出し動作が高速になる。
以上説明したように本発明は、外部よりアクセ
ス中であることを示すビジー信号を入力とし、ビ
ジー信号がアクテイブな間、アクセス許可信号が
外部より二度アクセス可能なことを示すことによ
り、FIFOメモリとDMACを用いてデータ転送を
行なう場合のDMAのサイクルが連続するのでデ
ータ転送が高速に行なわれるという効果がある。
ス中であることを示すビジー信号を入力とし、ビ
ジー信号がアクテイブな間、アクセス許可信号が
外部より二度アクセス可能なことを示すことによ
り、FIFOメモリとDMACを用いてデータ転送を
行なう場合のDMAのサイクルが連続するのでデ
ータ転送が高速に行なわれるという効果がある。
第1図、第3図はそれぞれ本発明のFIFOメモ
リの第1、第2の実施例のブロツク図、第2図は
第1の実施例のタイミング図、第4図は従来例の
ブロツク図、第5図はDMAの一般的な動作タイ
ミング図、第6図は従来のFIFOメモリアクセス
信号によるDMAのタイミング図である。 101,102,103……データラツチ、1
04,105,106……フリツプフロツプ、1
07,110……アクセス許可信号発生回路、1
08,111……ビジー信号、109,112…
…アクセス許可信号。
リの第1、第2の実施例のブロツク図、第2図は
第1の実施例のタイミング図、第4図は従来例の
ブロツク図、第5図はDMAの一般的な動作タイ
ミング図、第6図は従来のFIFOメモリアクセス
信号によるDMAのタイミング図である。 101,102,103……データラツチ、1
04,105,106……フリツプフロツプ、1
07,110……アクセス許可信号発生回路、1
08,111……ビジー信号、109,112…
…アクセス許可信号。
Claims (1)
- 【特許請求の範囲】 1 FIFOメモリであつて、 データラツチと、 各段のデータラツチに対応して設けられ、当該
データラツチに有効データがラツチされているか
どうかを示すフリツプフロツプと、 入力段と次段のフリツプフロツプの各出力と、
外部からFIFOメモリに対してアクセス中か否か
を示すビジー信号を入力し、入力段のデータラツ
チに有効データがラツチされていないことを示
し、かつビジー信号がインアクテイブのとき、お
よび次段のデータラツチのフリツプフロツプの出
力が次段のデータラツチに有効データがラツチさ
れていないことを示し、かつビジー信号がアクテ
イブのときFIFOメモリアクセス許可信号を出力
するアクセス許可信号発生回路とを有するFIFO
メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62267795A JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Fifoメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62267795A JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Fifoメモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01109425A JPH01109425A (ja) | 1989-04-26 |
JPH0551931B2 true JPH0551931B2 (ja) | 1993-08-04 |
Family
ID=17449699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62267795A Granted JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Fifoメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01109425A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006323976A (ja) * | 2005-05-20 | 2006-11-30 | Nec Electronics Corp | インターフェース回路及び光ディスク装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2710475B2 (ja) * | 1991-04-08 | 1998-02-10 | 茨城日本電気株式会社 | メモリ制御回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60225935A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 先入れ先出しバツフア制御装置 |
-
1987
- 1987-10-22 JP JP62267795A patent/JPH01109425A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60225935A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 先入れ先出しバツフア制御装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006323976A (ja) * | 2005-05-20 | 2006-11-30 | Nec Electronics Corp | インターフェース回路及び光ディスク装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH01109425A (ja) | 1989-04-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR900004006B1 (ko) | 마이크로 프로세서 시스템 | |
JP2957177B2 (ja) | マイクロコンピユータ | |
US4853847A (en) | Data processor with wait control allowing high speed access | |
JPH0551931B2 (ja) | ||
JP3018404B2 (ja) | マイクロプロセッサ | |
JP2668215B2 (ja) | マイクロコンピユータ | |
JP4114749B2 (ja) | メモリ制御装置および電子装置 | |
JP3093374B2 (ja) | 割り込みコントローラ | |
KR930000670B1 (ko) | 메인 cpu와 서브 cpu의 공용램 인터페이스 회로 | |
JP2581144B2 (ja) | バス制御装置 | |
JP2000132451A (ja) | メモリ制御回路 | |
JPH0330899B2 (ja) | ||
JPH02211571A (ja) | 情報処理装置 | |
JPS59146361A (ja) | デユアルポ−トメモリ制御回路 | |
JPS6341973A (ja) | マルチプロセツサシステム | |
JPH06222977A (ja) | 2ポートデータ保証の調停回路 | |
JPH06274460A (ja) | 異速度プロセッサ間データ通信装置 | |
JPS62208130A (ja) | 電子計算機 | |
JPS59114639A (ja) | 高速演算素子のready信号発生回路 | |
JPH05314059A (ja) | メモリアクセス制御回路 | |
JPH05313796A (ja) | インターフェース回路 | |
JPS60201465A (ja) | デ−タ処理装置 | |
JP2000181783A (ja) | 調停回路 | |
JPS62211763A (ja) | 同期出力回路 | |
JPS63201810A (ja) | 情報処理システムの時刻方式 |