JPS62211763A - 同期出力回路 - Google Patents
同期出力回路Info
- Publication number
- JPS62211763A JPS62211763A JP5361186A JP5361186A JPS62211763A JP S62211763 A JPS62211763 A JP S62211763A JP 5361186 A JP5361186 A JP 5361186A JP 5361186 A JP5361186 A JP 5361186A JP S62211763 A JPS62211763 A JP S62211763A
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- 230000001360 synchronised effect Effects 0.000 title claims description 23
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
演算装Ｗ（以後ＣＰＵいう）と出力ラッチとの間に出力
バッファラッチの設けられた同期出力回路であって、Ｃ
ＰＵからの機械装置制御データを所定時期にこの出力バ
ッファラッチに一旦ラッチしておき、出力ランチへの入
力信号にて前記データを機械装置に出力する。
バッファラッチの設けられた同期出力回路であって、Ｃ
ＰＵからの機械装置制御データを所定時期にこの出力バ
ッファラッチに一旦ラッチしておき、出力ランチへの入
力信号にて前記データを機械装置に出力する。
本発明は機械装置を駆動制御する演算装置、例えばＣＰ
Ｕを内蔵するマイクロコンピュータ装置における同期出
力回路に関し、更に詳しくは、外部同期入力端子への信
号入力にてＣＰＵからの前記機械装置の制御データを遅
延なく外部出方端子から取り出せる同期出力回路に関す
る。
Ｕを内蔵するマイクロコンピュータ装置における同期出
力回路に関し、更に詳しくは、外部同期入力端子への信
号入力にてＣＰＵからの前記機械装置の制御データを遅
延なく外部出方端子から取り出せる同期出力回路に関す
る。
従来、機械装置を電気で駆動制御する場合は、その駆動
装置はｔＣやＬＳＩで機械装置毎に個別に構成されてい
た。しかしながら、近年の演算装置、特にマイクロコン
ピュータの発達により、このようなハードウェアによる
機械装置の制御は影をひそめ、機械装置の駆動制御はマ
イクロコンピュータのソフトウェア、例えばマイクロプ
ログラムのようなソフトウェアで行われるようになって
きている。
装置はｔＣやＬＳＩで機械装置毎に個別に構成されてい
た。しかしながら、近年の演算装置、特にマイクロコン
ピュータの発達により、このようなハードウェアによる
機械装置の制御は影をひそめ、機械装置の駆動制御はマ
イクロコンピュータのソフトウェア、例えばマイクロプ
ログラムのようなソフトウェアで行われるようになって
きている。
第４図はこのような従来の同期出力回路の主要構成を示
すものである。この構成においてＣＰＵ１は、外部同期
入力端子３からクロック信号やタイミング信号等の信号
が入力されると機械装置駆動用のデータをメモリから呼
び出してデータバスに出力し、次いで出力ラッチ２にＣ
ＰＵ書込信号を出力して出カラフチ２にこれらのデータ
を受け入れさせ、そのデータを外部出力端子４から出力
できるようにする。
すものである。この構成においてＣＰＵ１は、外部同期
入力端子３からクロック信号やタイミング信号等の信号
が入力されると機械装置駆動用のデータをメモリから呼
び出してデータバスに出力し、次いで出力ラッチ２にＣ
ＰＵ書込信号を出力して出カラフチ２にこれらのデータ
を受け入れさせ、そのデータを外部出力端子４から出力
できるようにする。
ところが、このようにマイクロコンピュータを使用して
機械装置をソフトウェア制御する場合、外部からの同期
信号がＣＰＵに入力された時点でＣＰＵは現在行ってい
る仕事を中断して機械装置の制御に当たるので、外部同
期信号により一度に複数の出力が要求されるとソフトウ
ェア的にはかなり苦しく、同期入力信号の印加からデー
タ出力までにかなりの遅延が生じてしまうという問題が
生じる。また、これを解決するために、制御を全てハー
ドウェアで行おうとすると回路増大を招いてしまい、更
に、ＣＰＵのクロック速度を非常に速くすると、外部出
力端子へのデータ出しは遅れずにすむが、その他の制御
においてはＣＰＵの高速性は必要でないことが多く、無
駄になる。
機械装置をソフトウェア制御する場合、外部からの同期
信号がＣＰＵに入力された時点でＣＰＵは現在行ってい
る仕事を中断して機械装置の制御に当たるので、外部同
期信号により一度に複数の出力が要求されるとソフトウ
ェア的にはかなり苦しく、同期入力信号の印加からデー
タ出力までにかなりの遅延が生じてしまうという問題が
生じる。また、これを解決するために、制御を全てハー
ドウェアで行おうとすると回路増大を招いてしまい、更
に、ＣＰＵのクロック速度を非常に速くすると、外部出
力端子へのデータ出しは遅れずにすむが、その他の制御
においてはＣＰＵの高速性は必要でないことが多く、無
駄になる。
第５図は前記従来の同期出力回路に、外部同期入力信号
が印加された場合の、各装置の制御波形を示すものであ
る。
が印加された場合の、各装置の制御波形を示すものであ
る。
時刻ｔ１にて外部同期入力端子３に同期入力信号が印加
されると、ＣＰＵＩは所定割込ルーチンにて同期入力信
号がハイレベルＨかローレベルしかを検出するので、Ｃ
ＰＵＩの同期入力検定信号がＨになるのは時刻ｔｌから
時間αだけ遅れた時刻ｔ２になる。この後、ＣＰＵ１は
割込処理ルーチンにて割込原因の発生元を識別し、時刻
ｔ３にてデータを用意すると共に、時刻ｔ４にてＣＰＵ
書込信号を出力ラッチ２に出力する。よって、ＣＰＵ１
が割込処理ルーチンにてデータ書込信号を出力するまで
には相当数の命令が必要である。
されると、ＣＰＵＩは所定割込ルーチンにて同期入力信
号がハイレベルＨかローレベルしかを検出するので、Ｃ
ＰＵＩの同期入力検定信号がＨになるのは時刻ｔｌから
時間αだけ遅れた時刻ｔ２になる。この後、ＣＰＵ１は
割込処理ルーチンにて割込原因の発生元を識別し、時刻
ｔ３にてデータを用意すると共に、時刻ｔ４にてＣＰＵ
書込信号を出力ラッチ２に出力する。よって、ＣＰＵ１
が割込処理ルーチンにてデータ書込信号を出力するまで
には相当数の命令が必要である。
このようにして、前記ＣＰＵ書込信号を出力ラッチ２が
受け入れると、出力ラッチ２はＣＰＵＩからのデータ受
け入れ、時刻ｔ４以降出力端子４から制御データを読む
ことができるが、同期入力信号が印加されてから外部出
力端子４に制御データが現れるまでには（ｔ４−ｔｌ）
の遅延時間が生じるという問題がある。
受け入れると、出力ラッチ２はＣＰＵＩからのデータ受
け入れ、時刻ｔ４以降出力端子４から制御データを読む
ことができるが、同期入力信号が印加されてから外部出
力端子４に制御データが現れるまでには（ｔ４−ｔｌ）
の遅延時間が生じるという問題がある。
本発明の目的は前記従来の同期出力回路の有する問題点
を解消し、マイクロコンピュータのソフトウェアにて機
械装置を駆動制御する同期出力回路において、外部同期
入力端子に入力があってから、外部出力端子にＣＰＵか
らの制御データが現れるまでにほとんど遅延時間のない
、優れた同期出力回路を提供することである。
を解消し、マイクロコンピュータのソフトウェアにて機
械装置を駆動制御する同期出力回路において、外部同期
入力端子に入力があってから、外部出力端子にＣＰＵか
らの制御データが現れるまでにほとんど遅延時間のない
、優れた同期出力回路を提供することである。
前記目的を達成する本発明の同期出力回路は、演算装置
に接続され、そのクロック端子に印加される演算装置か
らの書込クロックに応答して、前記機械装置の駆動制御
データを演算装置から受け入れて保持する出力バッファ
ラッチと、この出力バッファラッチの出力端子に入力端
子が接続され、印加される同期入力信号に応答して前記
出力バッファラッチに保持された駆動制御データを受け
入れ、これを前記機械装置に出力する出力ラッチと、を
備えていることを特徴としている。
に接続され、そのクロック端子に印加される演算装置か
らの書込クロックに応答して、前記機械装置の駆動制御
データを演算装置から受け入れて保持する出力バッファ
ラッチと、この出力バッファラッチの出力端子に入力端
子が接続され、印加される同期入力信号に応答して前記
出力バッファラッチに保持された駆動制御データを受け
入れ、これを前記機械装置に出力する出力ラッチと、を
備えていることを特徴としている。
本発明の同期出力回路では、ＣＰＵ書込命令を出す前に
ＣＰＵがデータバスへデータを出力し、その出力データ
がＣＰＵ書込クロック信号で出力バッファラッチへ書き
込まれ、外部同期入力端子に入力があった時点で出力バ
ッファラッチにラッチされていたデータが出力ラッチに
移り、外部出力端子から出力可能となる。
ＣＰＵがデータバスへデータを出力し、その出力データ
がＣＰＵ書込クロック信号で出力バッファラッチへ書き
込まれ、外部同期入力端子に入力があった時点で出力バ
ッファラッチにラッチされていたデータが出力ラッチに
移り、外部出力端子から出力可能となる。
以下図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の同期出力回路の主要構成を示すシンボ
ル図であり、第４図の従来回路と同じ部分には同じ番号
が付しである。
ル図であり、第４図の従来回路と同じ部分には同じ番号
が付しである。
本発明ではＣＰＵ１と出力ラッチ２との間に出力バッフ
ァラッチ５が設けられており、ＣＰＵ １からのＣＰＵ
書込クロックはこの出力バッファラッチ５のクロック端
子ＧＫに入力されるようになっている。また、外部同期
信号入力端子３が前記出力ラッチ２のクロック端子ＣＫ
に接続されており、出力ラッチ２に同期入力信号が入力
されるようになっている。図において旧及びＤＯはそれ
ぞれ入力端子、出力端子を示しており、外部出力端子４
は出力ラッチ２の出力端子口０に接続されている。
ァラッチ５が設けられており、ＣＰＵ １からのＣＰＵ
書込クロックはこの出力バッファラッチ５のクロック端
子ＧＫに入力されるようになっている。また、外部同期
信号入力端子３が前記出力ラッチ２のクロック端子ＣＫ
に接続されており、出力ラッチ２に同期入力信号が入力
されるようになっている。図において旧及びＤＯはそれ
ぞれ入力端子、出力端子を示しており、外部出力端子４
は出力ラッチ２の出力端子口０に接続されている。
以上のように構成された本発明の同期出力回路の動作を
第２図を用いて説明する。本発明ではＣＰＵＩが予め所
定時刻ＴＩにて前記機械装置の駆動制御データをデータ
バス６に出力し、次いで時刻ＴＩから所定時間後の時刻
Ｔ２においてＣＰＵ書込信号を出力バッファラッチのク
ロック端子ＣＫに出力する。この書込信号により出力バ
ッファラッチ５はＣＰＵからの制御データを受け入れて
ラッチする。
第２図を用いて説明する。本発明ではＣＰＵＩが予め所
定時刻ＴＩにて前記機械装置の駆動制御データをデータ
バス６に出力し、次いで時刻ＴＩから所定時間後の時刻
Ｔ２においてＣＰＵ書込信号を出力バッファラッチのク
ロック端子ＣＫに出力する。この書込信号により出力バ
ッファラッチ５はＣＰＵからの制御データを受け入れて
ラッチする。
従って、その後しばらく時間の経過した時刻Ｔ３におい
て、外部同期入力端子３に同期入力信号が印加されると
、この信号は直ちに出力ラッチ２に伝わり、出力ラッチ
２が出力バッファラッチ５から機械装置の制御データを
受け入れる。このデータはすぐに外部出力端子４に現れ
るので、外部同期入力端子３に信号が印加されてから、
外部出力端子４にデータが現れるまでの時間は無視でき
る程小さい（ラッチ内の各素子を信号が通過する時の遅
延時間のみである）。
て、外部同期入力端子３に同期入力信号が印加されると
、この信号は直ちに出力ラッチ２に伝わり、出力ラッチ
２が出力バッファラッチ５から機械装置の制御データを
受け入れる。このデータはすぐに外部出力端子４に現れ
るので、外部同期入力端子３に信号が印加されてから、
外部出力端子４にデータが現れるまでの時間は無視でき
る程小さい（ラッチ内の各素子を信号が通過する時の遅
延時間のみである）。
このように、本発明ではＣＰＵＩによるデータ書き込み
と、外部から入ってくる同期信号によるデータの出力と
のタイミングがずらされており、ＣＰＵＩは書込命令を
出す前にデータバス６ヘデータを出力し、その出力デー
タがＣＰＵ書込クロック信号で出力バッファラッチ５へ
書き込まれ、外部同期入力端子３に入力があった時点で
出力バッファラッチ５にラッチされていたデータが出力
ラッチ２に移り、外部出力端子４から出力可能となるの
で、外部からの同期出力に応答して直ちに外部出力端子
４からデータを出力できる。
と、外部から入ってくる同期信号によるデータの出力と
のタイミングがずらされており、ＣＰＵＩは書込命令を
出す前にデータバス６ヘデータを出力し、その出力デー
タがＣＰＵ書込クロック信号で出力バッファラッチ５へ
書き込まれ、外部同期入力端子３に入力があった時点で
出力バッファラッチ５にラッチされていたデータが出力
ラッチ２に移り、外部出力端子４から出力可能となるの
で、外部からの同期出力に応答して直ちに外部出力端子
４からデータを出力できる。
なお、前記出力バッファラッチ５及び出力ラッチ２は、
第３図に示すようにＤ型フリップフロップ７．８を使用
して簡単に構成することができる。
第３図に示すようにＤ型フリップフロップ７．８を使用
して簡単に構成することができる。
また、本発明の他の実施例として、第１図の回路に破線
で示すように、ＣＰＵ１の書込クロックを出力ラッチ２
のクロック端子ＧＫに入力することもできる。この場合
、ＣＰＵ ｌからの書込クロックのタイミングを、前記
出力バッファラッチ５に入力する書込クロックのタイミ
ングとずらせば、ＣＰＵＩにより出力バッファラッチ５
にラッチされたデータを出力ラッチ２に移すことも可能
である。
で示すように、ＣＰＵ１の書込クロックを出力ラッチ２
のクロック端子ＧＫに入力することもできる。この場合
、ＣＰＵ ｌからの書込クロックのタイミングを、前記
出力バッファラッチ５に入力する書込クロックのタイミ
ングとずらせば、ＣＰＵＩにより出力バッファラッチ５
にラッチされたデータを出力ラッチ２に移すことも可能
である。
さらに、本発明ではＣＰＵＩが初期化を行っている時に
は、第１図に鎖線で示すような初期化信号によって出力
ラッチ２に初期レベルデータを出力させるようにすれば
、機械装置に誤った信号を出力することがない。
は、第１図に鎖線で示すような初期化信号によって出力
ラッチ２に初期レベルデータを出力させるようにすれば
、機械装置に誤った信号を出力することがない。
以上説明したように、本発明の同期出力回路は、ＣＰＵ
に接続され、そのクロック端子に印加されるＣＰＵから
の書込クロックに応答して、前記機械装置の駆動制御デ
ータをＣＰＵから受け入れて保持する出力バッファラッ
チと、この出力バッファラッチの出力端子に入力端子が
接続され、印加される同期入力信号に応答して前記出力
バッファラッチに保持された駆動制御データを受け入れ
、これを前記機械装置に出力する出力ラッチとを有し、
ＣＰＵのデータ書き込みと、外部から入ってくる同期入
力信号による外部出力端子からのデータ出力とがタイミ
ング的に切り離されていることにより、外部同期信号を
印加すると遅延なく外部出力端子にデータが現れ、機械
装置の駆動制御要求を満たすことができるという効果が
ある。
に接続され、そのクロック端子に印加されるＣＰＵから
の書込クロックに応答して、前記機械装置の駆動制御デ
ータをＣＰＵから受け入れて保持する出力バッファラッ
チと、この出力バッファラッチの出力端子に入力端子が
接続され、印加される同期入力信号に応答して前記出力
バッファラッチに保持された駆動制御データを受け入れ
、これを前記機械装置に出力する出力ラッチとを有し、
ＣＰＵのデータ書き込みと、外部から入ってくる同期入
力信号による外部出力端子からのデータ出力とがタイミ
ング的に切り離されていることにより、外部同期信号を
印加すると遅延なく外部出力端子にデータが現れ、機械
装置の駆動制御要求を満たすことができるという効果が
ある。
第１図は本発明の同期出力回路の構成を示す概略図、第
２図は第１図の回路の動作波形図、第３図は第１図のラ
ッチの具体的な構成例を示す回路図、第４図は従来の同
期出力回路の概略構成図、第５図は第４図の回路の動作
波形図である。 １・・・ＣＰＵ、 ２・・・出力ラッチ、
３・・・外部同期入力端子、 ４・・・外部出力端子、
５・・・出力バッファラッチ、６・・・データバス。 初期化信号 本発明の実施例 第１図 第１図の回路の動作波形 第２図 第１図のラッチの構成例 第３図 従来例の回路 第４図 第４図の回路の動作波形 第５図
２図は第１図の回路の動作波形図、第３図は第１図のラ
ッチの具体的な構成例を示す回路図、第４図は従来の同
期出力回路の概略構成図、第５図は第４図の回路の動作
波形図である。 １・・・ＣＰＵ、 ２・・・出力ラッチ、
３・・・外部同期入力端子、 ４・・・外部出力端子、
５・・・出力バッファラッチ、６・・・データバス。 初期化信号 本発明の実施例 第１図 第１図の回路の動作波形 第２図 第１図のラッチの構成例 第３図 従来例の回路 第４図 第４図の回路の動作波形 第５図
Claims (1)
- 【特許請求の範囲】 １、機械装置を駆動制御する演算装置の同期出力回路で
あって、 演算装置に接続され、そのクロック端子に印加される演
算装置からの書込クロックに応答して、前記機械装置の
駆動制御データを演算装置から受け入れて保持する出力
バッファラッチと、 この出力バッファラッチの出力端子に入力端子が接続さ
れ、印加される同期入力信号に応答して前記出力バッフ
ァラッチに保持された駆動制御データを受け入れ、これ
を前記機械装置に出力する出力ラッチと、 を備えてなる同期出力回路。 ２、前記出力ラッチのクロック端子が演算装置の書込ク
ロック出力端子に接続され、演算装置のクロック信号に
応答して、出力ラッチが前記出力バッファラッチに保持
された駆動制御データを受け入れ、これを前記機械装置
に出力する特許請求の範囲第１項記載の同期出力回路。 ３、前記出力ラッチが演算装置の初期化に応答して、初
期レベル信号を前記機械装置に出力する特許請求の範囲
第１項記載の同期出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5361186A JPS62211763A (ja) | 1986-03-13 | 1986-03-13 | 同期出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5361186A JPS62211763A (ja) | 1986-03-13 | 1986-03-13 | 同期出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62211763A true JPS62211763A (ja) | 1987-09-17 |
Family
ID=12947694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5361186A Pending JPS62211763A (ja) | 1986-03-13 | 1986-03-13 | 同期出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62211763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324118B1 (en) | 1998-06-17 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device having improved operational frequency margin at data input/output |
-
1986
- 1986-03-13 JP JP5361186A patent/JPS62211763A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324118B1 (en) | 1998-06-17 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device having improved operational frequency margin at data input/output |
| US6330200B2 (en) | 1998-06-17 | 2001-12-11 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device having improved operational frequency margin at data input/output |
| KR100357022B1 (ko) * | 1998-06-17 | 2002-10-18 | 미쓰비시덴키 가부시키가이샤 | 데이타 입출력시의 동작 주파수 마진이 개선된 동기형 반도체기억 장치 |
| US6522598B2 (en) | 1998-06-17 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device having improved operational frequency margin at data input/output |
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