JPH0630087B2 - インタ−フエ−ス回路 - Google Patents

インタ−フエ−ス回路

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JPH0630087B2
JPH0630087B2 JP59149851A JP14985184A JPH0630087B2 JP H0630087 B2 JPH0630087 B2 JP H0630087B2 JP 59149851 A JP59149851 A JP 59149851A JP 14985184 A JP14985184 A JP 14985184A JP H0630087 B2 JPH0630087 B2 JP H0630087B2
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synchronous
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理システム、とりわけ、同期バスおよ
び非同期バスとメモリをインターフエースするための回
路に関する。
［従来技術］ データ処理システムを設計する場合、設計者は、システ
ム全体を同期システムにするか非同期システムにする
か、または、同期バス部分および非同期バス部分を設け
るか、を選択する必要がある。ほとんどのシステムは同
期システムとして構成されている。これによつて、シス
テムの各構成要素は共通のクロツクまたはシステム統合
クロツクで動作する。同期システムの主な利点は、シス
テムの各構成要素が高速・高性能に互いに要求できまた
それに応答できることである。
非同期バスアーキテクチヤの場合、データ処理システム
内の各構成要素は各自の内部クロツクで動作する。内部
クロツクはシステム内の他のクロツクに同期されていな
くてもよい。このような構成にしておけば、同期システ
ムにおいてその動作が速すぎたり遅すぎたりするような
動作速度が揃つていない構成要素であつても使用するこ
とができる。一般に、非同期バスシステムの主な利点
は、システムに配置できる構成要素の数や種類融通が効
くことである。しかしながらこのようなシステムは、構
成要素間で情報を交換する場合、構成要素に受け取られ
た情報信号はその内部クロツクで同期されるまでは処理
できないので、時間的なロスを必ず伴う。
また同期装置と非同期装置を含むシステムとして次のよ
うなものがある。
ＩＢＭ Technical Disclosure Bulletin、１９７７年
３月、３６４３ページ以降に、同期メモリまたは非同期
メモリのいずれをもアドレス指定できるバスシステムが
開示されている。
米国特許第３９９９１６３号は複数の異なるメモリ装
置、テープ、デイスク等（そのうちの或るものは同期装
置であり又或るものは非同期装置である）が接続された
システムが開示されている。
［発明が解決しようとする問題点］ 同期装置と非同期装置を含むシステムとして前者の開示
例は、メモリに備えられるメモリコントローラをメモリ
ごとに別々に設計しなければならない。また後者の開示
例は、メモリコントローラは同期バスだけを介してＣＰ
Ｕに接続される。
従つて本発明の目的は、メモリコントローラをメモリご
とに別々に設計することなく単一のメモリコントローラ
を使用しかつこれを同期バスシステムおよび非同期バス
システムのいずれにも接続できる手段を提供することに
ある。
［問題点を解決するための手段］ バスシステムとメモリコントローラを接続する本発明に
基づくインターフエース回路は、それに接続されている
バスシステムが同期バスシステムであるかまたは非同期
バスシステムであるかによつてそのことを示す同期モー
ド信号および非同期モード信号をそれぞれ供給し、バス
システムからメモリ制御信号を受け取つてメモリコント
ローラのタイミングでメモリ制御信号を同期し、前記同
期モード信号および非同期モード信号の論理状態に応じ
てメモリ制御信号をメモリコントローラへ伝達する。
良好な実施例では、メモリ制御信号に応答してメモリコ
ントローラが内部処理を終了したときに発生する応答信
号もこのインターフエース回路を介して、メモリコント
ローラからバスシステムへ伝達される。
インターフエース回路を簡単に構成するために、実施例
では、同期バスシステム用のプロトコルが非同期バスシ
ステム用のプロトコルに類似するように設計される。
［実施例］ 第１図は、プロセツサ１２が非同期バス１３および同期
バス１４に接続されるようなデータ処理システムを示
す。メモリ１１用のメモリコントローラ１０が非同期バ
ス１３に接続され、メモリ１１Ａ用のメモリコントロー
ラ１０Ａが同期バス１４に接続される。本実施例のイン
ターフエース回路を利用する場合は、メモリコントロー
ラ１０およびメモリコントローラ１０Ａは同一ものであ
るので、これらのメモリコントローラに対して同一のメ
モリカードをそれぞれ用意すればよい。必要ならば、他
に、非同期バス１３に非同期システム１５を、同期バス
１４に同期システム１６を、それぞれ接続してもよい。
非同期システム１５および同期システム１６は、メモリ
コントローラ（１０、１０Ａ）を介して各バス（１３、
１４）に接続されるメモリ（１１、１１Ａ）へのアクセ
ス権を獲得するバスマスタとして働くこともできる。
第２図は第１図とは異なる構成を有するデータ処理シス
テムを示す。第２図において、単一のバス２０は、同期
システム２１の制御下にあるときは同期モードで作動
し、非同期システム２２の制御下にあるときは非同期モ
ードで作動する。図には示していないが、バス２０の支
配権をどちらのシステム（２１、２２）に与えるかを決
定するために、バス競合回避システムが設けてある。バ
ス２０が同期モードで作動している場合は、同期システ
ム２１がメモリコントローラ１０を介してメモリ１１を
アクセスする。バス２０が非同期モードで作動している
場合は、非同期システム２２がメモリコントローラ１０
を介してメモリ１１をアクセスする。本実施例によれ
ば、メモリコントローラ１０は、同期入力および非同期
入力の両方を処理できる幾つかの共通回路を備えてい
る。
本実施例に基づく汎用メモリコントローラを容易に実現
するために、同期モードで情報を転送するための同期プ
ロトコルが共通の非同期プロトコルに合わせて設計され
た。第３図および第４図は第７図および第８図に示す回
路で使用される非同期プロトコルを表わす。
第３図について説明する。第３図は非同期システム用の
書込みサイクルのプロトコルである。書込オペレーシヨ
ンを実行する場合、バスマスタは読取／書込み信号（以
下Ｒ／Ｗ信号という）１０１をハイにして同期にバス
（アドレスバスとデータバスを有する）ヘアドレス信号
１００およびデータ信号１０２を置く。メモリ選択信号
１０３は、アドレス信号１００およびデータ信号１０２
がバスに置かれてからわずかに遅れてハイになる。これ
は、アドレス信号１００およびデータ信号１０２が有効
であることを示すためである。第３図のプロトコルは非
同期システム用であるので、メモリコントローラが書込
み要求に応答する時間の長さは不確定である（非同期シ
ステムの場合、メモリコントローラの正確な応答時間は
不明である）。ところで、メモリコントローラがデータ
を受け取ると、メモリコントローラは転送肯定応答信号
（以下ＡＣＫ信号という）１０４を発生する。バスマス
タがメモリコントローラからＡＣＫ信号１０４を受け取
ると、バスマスタは自身のメモリ選択信号１０３をロー
にしてアドレス信号１００およびデータ信号１０２をバ
スから除去する。これと同時にバスマスタはＲ／Ｗ信号
１０１を非活動化する。第３図に示すように、メモリコ
ントローラは、メモリ選択信号１０３がローになつたこ
とに応答して、自身のＡＣＫ信号１０４をローにする。
こうして書込みサイクルが終了する。
第４図について説明する。第４図は非同期システム用の
読取りサイクルのプロトコルである。読取りサイクルの
場合、バスマスタによつてアドレス信号１００がアドレ
スバスに置かれ、これと同時に、読取りオペレーシヨン
を要求することを示すようにＲ／Ｗ信号１０１がローに
される。アドレス信号１００がアドレスバスに置かれて
からわずかに遅れてメモリ選択信号１０３がハイにな
る。これは、アドレス信号１００が有効であることを示
すためである。メモリコントローラはメモリ選択信号１
０３およびＲ／Ｗ信号１０１を受け取つて、そのアドレ
スを復号し指定された記憶場所をアクセスし、データバ
スに要求されたデータ信号１０２を置く。メモリコント
ローラは、次にＡＣＫ信号１０４をハイにしてデータバ
スのデータ信号１０２が有効であることを示す。バスマ
スタはＡＣＫ信号１０４を受け取つてデータ信号１０２
を抽出しメモリ選択信号１０３をローにする。その後、
ＡＣＫ信号がローにされ、データバスからデータ信号１
０２が除去される。こうして読取りサイクルが終了す
る。
第５図および第６図は、第３図および第４図に示した非
同期プロトコルに類似するように構成された同期プロト
コルである。同期プロトコルにおいては、共通のクロツ
ク信号１０５が使用される。クロツク信号１０５は第５
図および第６図のそれぞれに示す。
第５図は同期書込みサイクルのプロトコルを示す。この
プロトコルの要件は、メモリ選択信号の立上がりの直前
に生じるクロツク信号１０５の立上がりよりも前にまた
はその立上がりと同時に、バスマスタがアドレス信号１
００をアドレスバスに置くことおよびＲ／Ｗ信号１０１
をハイにすること、さらに、メモリ選択信号の立上がり
の直後に生じるクロツク信号１０５の立下がりよりも前
にまたはその立下がりと同時に、バスマスタがデータ信
号１０２をデータバスに置くことである。メモリ選択信
号１０３はクロツク信号１０５の立上りでハイにされな
ければならない。そうすればそのクロツク信号１０５が
次の立下がりのときまでには、メモリ選択信号１０３は
安定になる。同期プロトコルにおいて、アドレス信号１
００とデータ信号１０２の発生タイミングにずれがある
理由は、読取りサイクルを書込みサイクルとが連続して
実行される場合の効率を上げるためであるが、これにつ
いては後で説明する。
第５図は、当該書込みサイクルでアドレス指定されたメ
モリコントローラの応答時点が定まつていなくてもよこ
とを示している（同期システムではあるけれども全ての
事象が特性のクロツクサイクルのところで生じるとは限
らない。）メモリコントローラが応答すると、ＡＣＫ信
号１０４をハイにしてデータを受取つたことを示す。バ
スのプロトコルに基づいて、ＡＣＫ信号１０４はクロツ
ク信号１０５の立下がりでハイにされねばならない。そ
うすれば、そのクロツク信号１０５の次の立上がりまで
にはＡＣＫ信号１０４は安定になる。バスマスタはＡＣ
Ｋ信号１０４を受け取ると、メモリ選択信号１０３を再
びクロツク信号１０５の立上がりでローにし、これと同
時に、アドレス信号１００およびデータ信号１０２をそ
れぞれのバスから除去しＲ／Ｗ信号を非活動化する。メ
モリコントローラはメモリ選択信号１０３がローになつ
たことに応答して、クロツク信号１０５の立下がりＡＣ
Ｋ信号１０４をローにする。こうして書込みサイクルが
終了する。
第５図からわかるように、書込み要求に対するメモリコ
ントローラの応答時間は不定である。同期システムによ
つては、全ての事象が特定のクロツクサイクルで生じる
ものもある。第５図で説明する同期システムはこの要請
を強いるものではない。しかしながら、第５図（および
第６図）に示すプロトコルは、共通のクロツク信号を使
用するという意味で“同期”プロトコルである。
第６図は同期読取りサイクルのプロトコルを示す。バス
マスタはアドレス信号１００をアドレスバスに置きＲ／
Ｗ信号１０１をローにする（これによつて読取りオペレ
ーシヨンであることを示す）。これらは、メモリ選択信
号の立上がり直前に生じるクロツク信号１０５の立上が
りよりも前にまたはその立上がりと同時に、行われる。
メモリ選択信号１０３はクロツク信号１０５の立上がり
でハイにされるが、この理由は前述のとおりである。メ
モリコントローラはメモリ選択信号１０３を受け取る
と、アドレスを復号しメモリ読取りオペレーシヨンを実
行し、クロツク信号１０５の立下がりでＡＣＫ信号１０
４をハイにする。クロツク信号１０５の立下がりでＡＣ
Ｋ信号１０４をハイにする理由も前述のとおりである。
これは、非同期プロトコルとはわずかに違つている。前
述のように非同期の場合は、ＡＣＫ信号１０４は、デー
タ信号１０２がデータバスへ置かれる前で、ハイになる
ことはない。しかしながら同期の場合は、メモリコント
ローラがアドレス信号１００、読取り示すＲ／Ｗ信号１
０１、およびメモリ選択信号１０３を受け取ると、デー
タ信号１０２をデータバスへ置くよりも０．５サイクル
分だけ前にＡＣＫ信号１０４をハイにする。こうしてバ
スマスタはＡＣＫ信号１０４を受け取ることによつて、
要求したデータが間もなくデータバスに置かれクロツク
信号１０５の次の立下がり時にはそれが有効になること
を知る。バスのプロトコルに基づき、バスマスタによつ
てデータがその時に抽出される。その後、メモリ選択信
号１０３は、クロツク信号１０５の立上がりでローにな
り、これと同時にアドレス信号１００がアドレスバスか
ら除去される。メモリ選択信号１０３がローになつたこ
とに応答して、クロツク信号１０５の立下がりでＡＣＫ
信号１０４がローにされ、データ信号１０２がデータバ
スから除去される。こうして読取りサイクルが終了す
る。
前述のように、同期読取りサイクルと同期書込みサイク
ルが連続して実行される場合は、第５図および第６図の
プロトコルは優れた効果がある。第６図からわかるよう
に、読取りサイクルの終了するときは、データバスが使
用可能になる前にアドレスバスが使用可能になる。さら
に第５図からわかるように、データ信号１０２がデータ
バスに置かれるよりも前にアドレス信号１００がアドレ
スバスに置かれる。従つて、第５図および第６図に示す
プロトコルを用いれば、先行の読取りサイクルでデータ
バスがまだ使用中であつてもバスマスタは次の書込みサ
イクルのアドレス信号１００の送出を開始することがで
きる。
このような効果は非同期システムでは得られない。
第５図および第６図に示す同期プロトコルでよりよい効
果を得るために、非同期プロトコルの場合に比して、メ
モリ選択信号１０３のタイミングの要件が図からわかる
ようにさらに厳しくなつている。第５図および第６図に
示すように、同期プロトコルは、クロツク信号１０５の
立上がりでメモリ選択信号１０３の上げ下げをしてクロ
ツク信号１０５が次の立下がりまでにはメモリ選択信号
１０３は必ず安定にすること要請する。同様に、ＡＣＫ
信号１０４はクロツク信号１０５の立下がりで上げ下げ
され、次の立上がりまでには確実に安定となる（使用さ
れるクロツク信号１０５の遷移部は逆でもよい）。こう
して読取りサイクルおよび書込みサイクルは効率良く実
行することができる。
第３図ないし第６図からわかる重要な点は、同期プロト
コルが非同期プロトコルに類似するように構成されるこ
とである。両プロトコルを類似させることによつて、第
７図および第８図に示す簡単な回路をメモリコントロー
ラに設けるだけで、同期バスまたは非同期バスを介して
受け取られる情報のいずれをも処理することができる。
次に第７図について説明する。復号部１９９はメモリ選
択信号１０３およびアドレス信号１００（当該メモリが
アドレス指定されているこを示す）を受け取ると、メモ
リアクセス要求信号をハイにする（線２００）。第７図
に示す回路が同期バスに接続されるときは、同期モード
信号（線２０４）がマルチプレクサ２０６へ供給されて
線２０７の信号がハイになり、この信号が状態機械制御
部２０８へメモリアクセス要求を示す。こうして状態機
械制御部２０８は、バスのプロトコルで指定された既に
同期化されているメモリアクセス要求を受け取り、その
後、必要に応じて内部のオペレーシヨン（データの書込
みまたは読取り）を実行する。
一方、第７図に示す回路が非同期バスに接続されるとき
は、同期モード信号（線２０４）がローになつているの
で、メモリアクセス要求信号（ハイ状態の線２００）は
マルチプレクサ２０６を、すぐには、通過しない。この
場合、メモリアクセス要求信号は、初めに、ラツチ１９
８によつて内部クロツク信号（線２０１）で同期され、
線２０２に出力信号を供給する。この信号（線２０２）
は、非同期モード信号が線２０３に供給されているとき
は、マルチプレクサ２０６を通過する。このようにして
内部で同期化されて供給された線２０７の信号が状態機
械制御部２０８へメモリアクセス要求を示す。こうして
状態機械制御部２０８はこの要求に応答しメモリの内部
オペレーシヨンを実行することができる。
線２０３および線２０４のモード信号は適切な手段によ
つて発生できる。第７図の回路は同期モード信号をハイ
にする際のスイツチ１９７の状態（開）を示す。スイツ
チ１９７が閉じている場合は、インバータ２０５によつ
て非同期モード信号がハイになる。これらのモード信号
は、プログラム可能なレジスタ、ボードワイヤリング、
プログラム可能なジヤンパ、システム資源からの入力、
または、他の適切な情報源で発生することもできる。
第８図は、状態機械制御部２０８で実行される内部処理
が終了したときにＡＣＫ信号１０４を発生するための回
路である。内部処理が終了すると状態機械制御部２０８
は線２０９に応答信号を供給する。この信号でラツチ２
１０がセツトされて線２１１に信号が発生される。線２
１１はマルチプレクサ２０６Ａに接続される。同期モー
ド信号が線２０４に供給されている場合は、その結果、
ＡＣＫ信号１０４が発生される。
内部処理が終了すると状態機械制御部２０８は線２１２
にも応答信号を供給する。内部処理とは、書込み指令の
場合は入力データをラツチすること、読取り指令の場合
はデータバスにデータを置くこと、である。線２１２の
応答信号でラツチ２１３がセツトされて線２１４に信号
が発生される。線２１４はマルチプレクサ２０６Ａに接
続される。コントローラが非同期バスに接続されている
ときは、非同期モード信号が線２０３に供給され、その
結果、ＡＣＫ信号１０４が発生される。
第９図は線２０９および線２１２の応答信号のタイミン
グを表わす。線２０９のタイミングパルスＡは、データ
バスにデータ信号１０２が置かれる（データ読取りの場
合）直前に、状態機械制御部２０８によつて発生され
る。線２１２のタイミングパルスＢは、データバスにデ
ータ信号１０２が置かれた直後に、発生される。非同期
モードの場合、タイミングパルスＢがマルチプレクサ２
０６Ａを介してＡＣＫ信号１０４を発生するので、ＡＣ
Ｋ信号１０４はタイミングパルスＢからわずかに遅れて
ハイになる。以上のようにして、ＡＣＫ信号１０４がデ
ータバスのデータ信号１０２が有効であることを示すた
めにハイにされるという非同期プロトコルが構成され
る。
同期プロトコルの場合、タイミングパルスＡは、データ
信号１０２がデータバスに置かれる直前にハイにされ
る。この結果、ＡＣＫ信号１０４は、データ信号１０２
がデータバスに置かれる直前すなわち０．５サイクルだ
け前にハイにされる。前述のように、同期プロトコルの
場合は、バスマスタはＡＣＫ信号１０４を受け取つた
０．５サイクル後にデータバスのデータを抽出する。メ
モリ選択信号１０３がローになると、ＡＣＫリセツト信
号（線２１５）が状態機械制御部２０８によつて発生さ
れる。この信号はラツチ２１０およびラツチ２１３をリ
セツトし、それによつてＡＣＫ信号１０４はローにな
る。同期モード、非同期モードいずれの場合でも、これ
は同期に起こる。
第７Ａ図および第８Ａ図はマルチプレクサ２０６および
マルチプレクサ２０６Ａに必要な論理を簡単に示す。第
７Ａ図では、メモリアクセス要求信号（線２００）と同
期モード信号（線２０４）とをＡＮＤゲート２５０で組
合せることによつて、線２０７に信号が供給される。同
様に、線２０２の信号と非同期モード信号（線２０３）
とをＡＮＤゲート２５１で組合せることによつて、線２
０７に信号が供給される。
第８Ａ図では、線２１１の信号と同期モード信号（線２
０４）とをＡＮＤゲート２５２で組合せることによつ
て、ＡＣＫ信号１０４が発生される。同様に、線２１４
の信号と非同期モード信号（線２０３）とをＡＮＤゲー
ト２５３で組合せることによつて、ＡＣＫ信号１０４が
発生される。
［発明の効果］ 以上説明したように、本発明に基づく簡単なインターフ
エース回路を利用するだけで、同じメモリコントローラ
を同期バスシステムおよび非同期バスシステムのいずれ
にも接続する事ができる。
【図面の簡単な説明】
第１図は本発明を利用するメモリコントローラが同期バ
スおよび非同期バスにそれぞれ接続されるようなデータ
処理システムの構成を示すブロツク図、第２図は本発明
を利用するメモリコントローラが同期モードまたは非同
期モードで動作する単一のバスに接続されるようなデー
タ処理システムの構成を示すブロツク図、第３図および
第４図は第７図および第８図の回路で使用される非同期
システム用のデータ転送のプロトコルを示す図、第５図
および第６図は第７図および第８図の回路で使用される
同期システム用のデータ転送のプロトコルを示す図、第
７図、第７Ａ図、第８図、および第８Ａ図は本発明のイ
ンターフエース回路の実施例を表わす回路図、第９図は
第７図および第８図に示す回路の動作のタイミングを表
わす図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランキー・シヤーウツド・シユツク アメリカ合衆国コロラド州ロングモント、 コロンビア・ドライブ3564番地 (56)参考文献 特開 昭49−15327（ＪＰ，Ａ) 特開 昭54−76034（ＪＰ，Ａ) 特開 昭57−19859（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】共通のクロックを使用する同期システムま
    たは各自のクロックを使用する非同期システムのメモリ
    アクセス要求信号をメモリ制御手段へ供給するインター
    フェース回路であって、 前記メモリアクセス要求信号が前記同期システムのもの
    であるときは同期モード信号を発生し、前記メモリアク
    セス要求信号が前記非同期システムのものであるときは
    非同期モード信号を発生する切替手段と、 前記メモリアクセス要求信号を受け取る受信手段と、 前記受信手段に接続され、前記メモリ制御手段の内部ク
    ロック発生時に前記受信手段から前記メモリアクセス要
    求信号を受け取ることによって該信号を前記メモリ制御
    手段のタイミングと同期させる同期手段と、 前記同期モード信号に応答して前記受信手段からのメモ
    リアクセス要求信号を前記メモリ制御手段へ供給し、前
    記非同期モード信号に応答して前記同期手段からのメモ
    リアクセス要求信号を前記メモリ制御手段へ供給する論
    理手段と、 を有することを特徴とするインターフェース回路。
JP59149851A 1983-09-19 1984-07-20 インタ−フエ−ス回路 Expired - Lifetime JPH0630087B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/533,397 US4615017A (en) 1983-09-19 1983-09-19 Memory controller with synchronous or asynchronous interface
US533397 1983-09-19

Publications (2)

Publication Number Publication Date
JPS6073774A JPS6073774A (ja) 1985-04-25
JPH0630087B2 true JPH0630087B2 (ja) 1994-04-20

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ID=24125779

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JP59149851A Expired - Lifetime JPH0630087B2 (ja) 1983-09-19 1984-07-20 インタ−フエ−ス回路

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US (1) US4615017A (ja)
EP (1) EP0135879B1 (ja)
JP (1) JPH0630087B2 (ja)
DE (1) DE3484218D1 (ja)

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