JPH0756645B2

JPH0756645B2 - データ処理装置

Info

Publication number: JPH0756645B2
Application number: JP61206408A
Authority: JP
Inventors: ゆかり齊藤; 義孝北田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-09-01
Filing date: 1986-09-01
Publication date: 1995-06-14
Anticipated expiration: 2010-06-14
Also published as: JPS6361358A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マイクロコンピュータに代表されるデータ処
理装置に関し、特にクロックラインとデータラインとを
用いて複数の装置内でデータの送受信を行うシステムに
おけるシリアルデータ処理装置に関する。

〔従来の技術〕

複数の半導体処理装置（以下LSIという）間のデータ転
送手段として８ビットパラレルのデータバスを利用する
方法と、データを１ビットずつ転送するシリアル転送方
法があるが、後者は相互間の信号線が少なくて済むこと
からLSI間での簡易なデータ転送手段として広く使用さ
れている。

シリアルデータ転送の可否を判断するためにビジー信号
が用いられている。このビジー信号はデータの受信がで
きないことを相手装置に知らせるために発生されるもの
である。

〔本発明が解決しようとする問題点〕

受信側のシリアルデータ処理装置は、シリアルデータ受
信後、ビジー信号を出力して、データ処理中であること
を送信側のシリアルデータ処理装置に知られるわけであ
るが、ビジー信号の設定および解除のために特別なプロ
グラムを実行しなければならなかった。このプログラム
は割込み処理によって起動されるものが多く、ビジー制
御のための割込み処理に長い時間をかけなければならな
いので、シリアルデータ受信後本来のメインプログラム
処理に移るまでに非常に長い期間が必要であった。又、
ビジー状態の設定・解除のためのプログラムが必要であ
るため、本来のデータ処理のためのプログラムエリアが
それによって制限されると言う欠点を有していた。特
に、大量のデータをシリアル転送する場合は、１バイト
のシリアルデータ転送とデータ処理をあわせた１回分の
全体の処理時間も長くなるため、転送スピードが低下す
るという欠点を有していた。

又、送信側のシリアルデータ処理装置では、受信側のビ
ジー状態解除を待ち続けているので、受信側のビジー状
態の解除が長い分だけ、本来のメインプログラム処理の
再開時期が遅れることになり、システム全体の処理効率
が悪いという欠点もあった。

〔問題点を解決するための手段〕

本発明は、所定のデータ長のシリアルデータをクロック
に同期して受信するデータ受信部と、受信した転送デー
タの処理を行うデータ処理部と、所定の端子にデータ転
送の禁止状態を示すビジー信号を出力するビジー信号出
力手段とを備えるシリアルデータ処理装置において、前
記ビジー信号出力手段は、データ受信の終了に応答し前
記転送データ受信端子が接続されるデータ転送ラインを
所定レベルに設定した前記ビジー信号をデータ送信元の
データ処理装置に通知し、前記データ処理部がデータ転
送の開始を示す転送スタート命令を実行した時に前記デ
ータ転送ラインの前記レベルを反転して自動的にビジー
信号を解除することを特徴とする。

〔実施例〕

本発明の一実施例を説明する前に、前提技術となる一例
を以下に示す。

第１図は、前提義術を示すシリアルデータ処理装置を用
いた送受信システムの構成図でマスター側である第１の
シリアルデータ処理装置と、スレーブ側である第２のシ
リアルデータ処理装置とを含む。

マスター側である第１のシリアルデータ処理装置300
は、データ送受のためのシフトレジスタ301,シリアルク
ロック送信回路302,ビジー信号入力バッファ303および
データ処理部306を有し、内部データバス305でこれらが
相互接続されている。

シフトレジスタ301は、シリアルクロック352の立ち下が
りエッジに同期してデータ入出力のためのシフト動作を
行なう８ビット構成のレジスタである。シフトレジスタ
301の出力は、シルアレデータ出力端子330を介して、シ
リアルデータ送信ライン320に出力している。データ処
理部306は、本シリアルデータ処理装置300の全体の処理
動作を制御する。データ処理部306は、内部データバス3
05を経由してシフトレジスタ301の送信データの書込処
理、及び、入力バッファ303の読み出し処理を行う。
又、スタート命令を実行した時、転送スタート信号350
を出力する。又、データ処理部306は、シリアル割込み
信号351で、割込みを起動し、割込み処理を実行する。
シリアルクロック送出回路302は、転送スタート信号350
を入力した時、シリアルクロック352を発生し、シリア
ルクロック端子332に出力するとともに、シフトレジス
タ301のシフトクロック353として出力する。シリアルク
ロック352を８発出力したとき、シリアル割込み信号351
を発生し、シリアルクロック352の供給を停止し、シリ
アル転送を停止する。非転送時は、シリアルクロックラ
イン322にハイレベルを出力する。BUSY入力端子333は、
BUSY信号ライン323上のビジー状態を入力する端子であ
る。入力バッファ303は、BUSY端子333の状態を内部デー
タバス305に出力するためのバッファ回路で、データ処
理部306がBUSY信号読み出し命令を実行した時にオンす
る。

次に、スレーブ側である第２のシリアルデータ処理装置
110について説明する。第２のシリアルデータ処理装置1
10は、シフトレジスタ311,シリアルクロック受信回路31
2,BUSYフリップ・フロップ170,内部データバス315,デー
タ処理部316,シリアルデータ入力端子341,シリアルクロ
ック端子342,BUSY出力端子344を含む。このうち、シフ
トレジスタ311,内部データバス315,データ処理部316,シ
リアルデータ入力端子341,シリアルクロック端子342,BU
SY出力端子344の各機能はマスター側の装置300のものと
同一でよいため詳細な説明は省略する。

BUSYフリップ・フロップ170は、シリアル割込み信号361
をセット入力端に転送スタート信号360をリセット入力
端に夫々入力し、BUSY信号364を出力するフリップ・フ
ロップである。BUSYフリップ・フロップ170は、シリア
ル割込み信号361の立上がりエッジを入力した時にセッ
トされ、BUSY出力端子344にロウレベルを出力し、転送
スタート信号360の立上がりエッジを入力した時にクリ
アされ、BUSY出力端子344にハイレベルを出力する。

次に、第２図のタイムチャートを参照して第１のシリア
ルデータ処理装置300から第２のシリアルデータ処理装
置110へ８ビットデータを転送する際の同期関係を示
す。第２図はシリアルデータライン320上のシリアルデ
ータと、シリアルクロックライン322上のシリアルクロ
ックと、BUSY信号ライン323上のBUSY信号との間の同期
関係を示すタイムチャートである。尚、第１のシリアル
データ処理装置300からはクロックの立下りに同期して
１ビットづつデータが送出され、クロックの立上りに同
期して第２のシリアルデータ処理装置にデータが受信さ
れる。

第２のシリアルデータ処理装置110は、８ビットシリア
ルデータの受信を終了すると、t₁₁のタイミングでシリ
アル割込み信号361を発生する。BUSYフリップ・フロッ
プ170は、t₁₁のタイミングでセットされ、BUSY信号ライ
ン323上にロウレベルを出力して、送信側である第１の
シリアルデータ処理装置300に対してビジー状態である
ことを知らせる。

データ処理部316は割込み処理でシフトレジスタ311の内
容を読み出し、必要なデータ処理を実行し、t₁₂のタイ
ミングで次のシリアルデータを受信するための転送スタ
ート命令を実行する。BUSYフリップ・フロップ170は、t
₁₂のタイミングでクリアされ、BUSY信号ライン323上に
ハイレベルを出力して、送信側である第１のシリアルデ
ータ処理装置300に対してビジー状態を解除したことを
知らせる。

第１のシリアルデータ処理装置300は、BUSY信号ライン3
23を随時サンプリングしており、第２のシリアルデータ
処理装置110のビジー状態解除を確認後、次のシリアル
データ転送を開始する。

このように、８ビットシリアルデータ転送受信終了時に
自動的にビジー状態に設定され、次のシリアルデータ受
信の為の転送スタート指示によりビジー状態の解除が行
われるので、ビジー制御のための特別なプログラムが全
く不要である。

しかし、上記の構成ではビジー信号を送るためのビジー
信号ラインがシリアルデータ送信ラインおよびシリアル
クロックラインの他に必要となり、送信側と受信側との
間のラインを増やす必要があった。したがって、以下に
この問題を解決した本発明の一実施例を図面を参照しな
がら詳細に説明する。

第３図は、本発明の一実施例のシリアルデータ処理装置
を含むシステムの構成図で送信側（マスター側）である
第１のシリアルデータ処理装置と、受信側（スレーブ
側）である第２のシリアルデータ処理装置が示されてい
る。

この一実施例はビジー信号の転送をシリアルデータライ
ンを介して行うことができるシリアルデータ処理装置を
示すものである。本実施例において第１図と異なる点
は、受信側のビジー状態を、シリアルデータ入出力端子
を介して、送信側に伝達する構成となっていることであ
る。

先ず、送信側である第１のシリアルデータ処理装置200
について説明する。第１のシリアルデータ処理装置200
は、シフトレジスタ301,シリアルクロック制御回路202,
入力バッファ303,BUSY検出回路283,内部データバス305,
データ処理部306,シフトレジスタ出力バッファ282,シリ
アルデータ入出力端子235,シリアルクロック端子332で
構成している。このうち、シフトレジスタ301,入力バッ
ファ303,内部データバス305,データ処理部306,シリアル
クロック端子332の各機能は第１図のものと同一でよい
ので詳細な説明は省略する。

シフトレジスタ301は、シフトレジスタ出力バッファ282
を介してシリアルデータ入出力端子235にシリアルデー
タを出力する。シフトレジスタ301の出力は、８ビット
シリアルデータ転送終了後、ハイレベルを保つ。シフト
レジスタ出力バッファ282は、シフトレジスタ301の出力
が“1"の時に出力がハイインビーダンスとなり、シフト
レジスタ301の出力が“0"のときにロウレベルを出力す
るオープンドレイン出力のバッファである。シリアルデ
ータ送受信ライン224は、プルアップ抵抗290により所定
の電源電圧にプルアップする。シフトレジスタ301が
“1"が出力した場合には、シフトレジスタ出力バッファ
282の出力はハイインピーダンスとなるが、シリアルデ
ータ送受信ライン224はプルアップ抵抗290によりハイレ
ベルとなる。BUSY検出回路283は、シリアルデータ送受
信ライン224上のBUSY信号364をシリアルデータ入出力端
子235を介して検知する。ビジー状態の解除を示すハイ
レベルを検出した時、クロック停止信号257を出力す
る。シリアルクロック制御回路202は、第１図のシリア
ルクロック送出回路302と比較し、シリアルクロック端
子332へのシリアルクロック352供給がシリアル割込み信
号351発生後も継続し、クロック停止信号257によりシリ
アルクロック352の発生を停止する点が異なる。

次に、受信側である第２のシリアルデータ処理装置210
について説明する。

第２のシリアルデータ処理装置210は、シフトレジスタ3
11,シリアルクロック制御回路212,BUSYフリップ・フロ
ップ170,同期化フリップ・フロップ271,内部データバス
315,データ処理部316,BUSY出力バッファ214,シリアルデ
ータ入出力端子245,シリアルクロック端子342で構成し
ている。尚、シフトレジスタ311,内部データバス315,デ
ータ処理部316,シリアルクロック端子342およびBUSYフ
リップ・フロップ170の各機能は第１図のものと同一で
あるため詳細な説明は省略する。

シリアルクロック制御回路212は、シリアルクロック受
信回路312と比較して、BUSY同期化クロック266を出力す
る機能が追加されている。BUSY同期化クロック266は、
シリアルクロック352の９クロック目以降のクロックで
ある。同期化フリップ・フロップ271は、BUSY信号364を
入力し、BUSY同期化クロック266の立ち下がりエッジで
同期化して同期BUSY信号265を出力するフリップ・フロ
ップである。BUSY出力バッファ214は、同期化フリップ
・フロップ271の出力が“1"のときに出力がハイインピ
ーダンスとなり、同期化フリップ・フロップ271の出力
が“0"のときは、シリアルデータ送受信ライン224に、
ロウレベルを出力するオープンドレイン出力のバッファ
である。

８ビットシリアルデータ転送終了時において、第１のシ
リアルデータ処理装置200のシリアルデータ入出力端子2
35状態はハイインピーダンスとなるが、シリアルデータ
送受信ライン224はプルアップ抵抗290によりハイレベル
になっている。この時、第２のシリアルデータ処理装置
210がBUSY出力バッファ214を介してロウレベルを出力す
ると、シリアルデータ送受信ライン224はロウレベルと
なり、検出することができる。

次に、第４図のタイムチャートを参照して第１のシリア
ルデータ処理装置200から第２のシリアルデータ処理装
置210へ８ビットデータを転送する際の同期関係を示
す。第４図は、シリアルデータ送受信ライン224上のシ
リアルデータ及びBUSY信号と、シリアルクロックライン
322上のシリアルクロックとの間の同期関係を示すタイ
ムチャートである。尚、第１のシリアルデータ処理装置
200から第２のシリアルデータ処理装置210への８ビット
データ転送動作は、第１図のものと同様に行われるた
め、詳細な説明は省略する。但し、シフトレジスタ301
の出力は、８ビットシリアルデータ転送終了後t₂₂のタ
イミングでハイレベルとなり、受信側のビジー信号を受
信する準備を行う。

第２のシリアルデータ処理装置210は、８ビットシリア
ルデータの受信を終了すると、t₂₁のタイミングでシリ
アル割込み信号361を発生する。BUSYフリップ・フロッ
プ170は、t₁₁のタイミングでセットされロウレベルを出
力する。同期化フリップ・フロップ271はBUSY同期化ク
ロック266の立ち下がりタイミングt₂₂に同期してシリア
ルデータ送受信ライン224のロウレベルを出力して、送
信側である第１のシリアルデータ処理装置200に対して
ビジー状態であることを知らせる。データ処理部316は
割込み処理でシフトレジスタ311の内容を読み出し、必
要なデータ処理を実行し、t₁₂のタイミングで次のシリ
アルデータを受信するための転送スタート命令を実行す
る。BUSYフリップ・フロップ170は、t₁₂のタイミングで
クリアされハイレベルを出力する。同期化フリップ・フ
ロップ271はBUSY同期化クロック266の立ち下がりタイミ
ングt₂₄に同期してシリアルデータ送信ライン224にハイ
レベルを出力して、送信側である第１のシリアルデータ
処理装置200に対してビジー状態を解除したことを知ら
せる。

第１のシリアルデータ処理装置200は、シリアルデータ
転送後、BUSY検出回路283によりシリアルデータ送受信
ライン224上のビジー状態をサンプリングしており、第
２のシリアルデータ処理装置210のビジー状態解除を確
認後、次のシリアルデータ転送を開始する。

このようにシリアルデータの送受信動作と、ビジー信号
送受信が単一のデータラインで接続されたシリアルデー
タ処理装置間で行われる場合には、第３図のように構成
することによって８ビットシリアルデータ転送終了時に
自動的にビジー状態に設定され、転送スタート指示によ
りビジー状態の解除を行うことが特別なビジー制御プロ
グラムの実行なしに可能である。

〔発明の効果〕

以上説明した通り、本発明に基づくシリアルデータ処理
装置は、ビジー状態の設定を、８ビットシリアル転送終
了時自動的に行い、ビジー状態の解除をシリアル転送ス
タート操作により行うことのできる機能を有しているの
で、次のシリアルデータ受信の為のシリアル転送スター
ト後、ビジー状態の解除をプログラムで行うことなく、
シリアル割込みプログラムからすぐにメインプログラム
に戻り、本来のデータ処理を再開することができる。従
って、データ処理能力が大幅に向上する。

例えば、複数バイトの８ビットシリアルデータの転送を
行う例をとり、第５図に基づいて説明する。第５図は、
本発明に基づくシリアルデータ処理装置と、従来のシリ
アルデータ処理装置のデータ処理動作のタイミングチャ
ートである。

従来のシリアルデータ処理装置では、８ビットシリアル
データ転送を実行するのに80μｓかかる。受信側のシリ
アルデータ処理装置においては、転送後の割込み処理時
間は90μＳであり、全体で170μＳとなる。割込み処理
時間90μＳの内訳は、ビジー状態の設定に20μＳ、本来
の受信データ処理に50μＳ、ビジー状態解除に20μＳで
ある。又、送信側のシリアルデータ処理装置において
も、転送後の割込み処理は90μＳであり、その内訳は、
次の転送データ処理に40μＳ、ビジー状態解除ウェイト
時間に50μＳである。

本発明に基づくシリアルデータ処理装置では、８ビット
シリアルデータ転送を実行するのに従来と同様に80μＳ
かかる。しかし、受信側のシリアルデータ処理装置にお
いては、転送後の割込み処理時間は50μＳであり、全体
で130μＳとなる。割込み処理時間50μＳの内訳は、ビ
ジー状態設定・解除の為のプログラムが不要となるた
め、受信データ処理を実行する50μＳである。又、送信
側のシリアルデータ処理装置においても、転送後の割込
み処理は50μＳであり、その内訳は、次の転送データ処
理に40μＳ、ビジー状態解除ウェイト時間に10μＳであ
る。

以下、第５図に基づいた本発明の詳細な効果について述
べる。

第１に割込み処置時間について述べる。割込み処理時間
は、従来は90μＳかかっていたが、本発明においては、
ビジー状態の設定、解除のための処理時間40μＳが削減
でき、受信データ処理の50μＳで済み、割込み処理時間
は約半分に短縮できる。

第２にメインプログラム処理時間について述べる。メイ
ンプログラム処理時間は、従来は、全体の170μＳのう
ち８ビットシリアルデータ転送時間の80μＳであり、処
理効率は47％であるが、本発明においては、ビジー状態
の設定、解除処理時間40μＳが不要になり、その時間も
メインプログラムを実行できるので、メインプログラム
処理時間は、その40μＳと８ビットシリアルデータ転送
時間80μＳとを加えて120μＳとなり、処理効率は67％
に上昇し、従来に比較して1.5倍のデータ処理が行え
る。

第３にシリアルデータ転送スピードについて述べる。８
ビットシリアルデータ転送時間と、割込み処理時間をあ
わせた１回分のシリアルデータ処理時間は、従来は170
μＳかかっていたが、本発明においては130μＳで済む
ため、１回分のシリアルデータ転送スピードは従来に比
べて1.3倍となる。従って、特に多量のシリアルデータ
転送を行う場合においてはその効果は大きい。

第４に送信側のシリアルデータ処理装置におけるメイン
プログラムへの復帰タイミングについて述べる。送信側
のシリアルデータ処理装置においては、受信側のシリア
ルデータ処理装置の割込み処理が40μＳ短縮された分だ
け早くメインプログラムに戻ることができる。従って、
多重割込みができないデータ処理装置においては、割込
みの応対速度が飛躍的に改善され、リアルタイム処理に
応用する場合には、その効果は大きい。

第５にプログラムエリアの利用効率について述べる。受
信側のシリアルデータ処理装置においてはビジー状態の
設定・解除のためのプログラムが不必要となるので、そ
の分のプログラムエリアにはデータ処理の為のプログラ
ムを記憶できる。従って、限られたメモリを効率よく利
用できる。

さらに極めて少量のハードウエアでビジー信号出力回路
を構成でき、しかもデータ転送ラインをビジー信号の転
送に利用できるため、装置間に新たな転送路を必要とし
ない利点があり、設計も容易でコストが安価になる効果
が得られる。

なお、本発明をパラレルデータ処理のビジー制御に適用
してもよい。

【図面の簡単な説明】

第１図は、本発明の前提技術を示すシリアルデータ処理
装置ブロック図、第２図は、第１図のシリアルデータ処
理装置により送受信されるシリアルデータのタイミング
チャート、第３図は、本発明に基づく一実施例のシリア
ルデータ処理装置ブロック図、第４図は、一実施例のシ
リアルデータ処理装置により送受信されるシリアルデー
タのタイミングチャート、第５図は、本発明に基づくシ
リアルデータ処理時間と従来のシリアルデータ処理装置
とのデータ処理動作の比較を示すタイミングチャートで
ある。 200……第１のシリアルデータ処理装置、110,210……第
２のシリアルデータ処理装置、301,311……シフトレジ
スタ、202,302……シリアルクロック制御回路、212,312
……シリアルクロック制御回路、303……入力バッフ
ァ、313……BUSY出力ラッチ、214……BUSY出力バッフ
ァ、305,315……内部データバス、306,316……データ処
理部、170……BUSYフリップ・フロップ、271……同期化
フリップ・フロップ、282……シフトレジスタ出力バッ
ファ、283……BUSY検出回路、290……プルアップ抵抗、
320……シリアルデータ送信ライン、322……シリアルク
ロックライン、323……BUSY信号ライン、224……シリア
ルデータ送受信ライン、330……シリアルデータ出力端
子、341……シリアルデータ入力端子、332,342……シリ
アルクロック端子、333……BUSY入力端子、344……出力
端子、235,245……シリアルデータ入出力端子、350,360
……転送スタート信号、351,361……シリアル割込み信
号、352……シリアルクロック、353,363……シフトクロ
ック、364……BUSY信号、265……同期BUSY信号、266…
…BUSY同期化クロック、257……クロック停止信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭49−52545（ＪＰ，Ａ) 特開昭54−16945（ＪＰ，Ａ) 特開昭53−86130（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】シリアルクロック端子、このクロック端子
に現れるシリアルクロックの一方のレベル反転エッジに
同期して転送されるシリアルデータを受けるシリアルデ
ータ端子、データ受信時に前記シリアルクロックにもと
づきシフトクロックを発生し、前記シリアルクロックが
所定数現れたときに前記シフトクロックの発生を停止す
ると共にシリアル割り込み信号を発生するクロック制御
回路、前記シリアルクロックの他方のレベル反転エッジ
を現す前記シフトクロックのレベル反転エッジに同期し
て前記シリアルデータ端子上のデータを取り込むシフト
レジスタ、前記シリアル割り込み信号に応答して前記シ
フトレジスタに受信されたデータに対する処理を実行
し、その実行後に転送スタート信号を発生して前記クロ
ック制御回路をデータ受信状態とするデータ処理部、前
記シリアル割り込み信号により第１の状態となって第１
の論理レベルを出力し前記転送スタート信号により第２
の状態となって第２の論理レベルを出力するビジー信号
発生手段、ならびに前記シリアルクロックの前記一方の
エッジに同期して前記ビジー信号発生手段の出力レベル
をサンプリングし、当該サンプリングしたレベルが前記
第１の論理レベルのときは前記シリアルデータ端子をビ
ジー信号レベルに駆動し、前記第２の論理レベルのとき
は前記シリアルデータラインに対しハイインピーダンス
となるビジー信号同期化手段を備え、前記シリアル割り
込み信号が発生された後に現れる前記シリアルクロック
の前記一方の反転エッジに同期して前記シリアルデータ
端子にビジー信号が現れ、前記転送スタート信号が発生
された後に現れる前記シリアルクロックの前記一方の反
転エッジに同期してビジー信号が解除されるデータ処理
回路。