JPS62134752A - プロセツサ間同期方式 - Google Patents
プロセツサ間同期方式Info
- Publication number
- JPS62134752A JPS62134752A JP60274717A JP27471785A JPS62134752A JP S62134752 A JPS62134752 A JP S62134752A JP 60274717 A JP60274717 A JP 60274717A JP 27471785 A JP27471785 A JP 27471785A JP S62134752 A JPS62134752 A JP S62134752A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- synchronization
- signal
- processors
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数台の計算機を結合した複合コンピュータ
システムにおけるプロセッサ間同期方式〔従来の技術〕 複数台の計算機を結合した複合コンピュータシステムの
構成例を第２図に示す。第２図において、１はホストプ
ロセッサ、２〜ｎはホストプロセンサ１の制御下で並列
に同期処理を行うプロセッサであり、互いに通信線によ
り接続されている。
システムにおけるプロセッサ間同期方式〔従来の技術〕 複数台の計算機を結合した複合コンピュータシステムの
構成例を第２図に示す。第２図において、１はホストプ
ロセッサ、２〜ｎはホストプロセンサ１の制御下で並列
に同期処理を行うプロセッサであり、互いに通信線によ
り接続されている。
従来、かぎる複合コンピュータシステムにおけるプロセ
ッサ間の同期は次のようにして行っていた。各プロセッ
サ２〜ｎは他のプロセッサと同期をとって処理を行う必
要がある場合、レジスタやメモリにフラグをセットして
同期待ちとなる。ホストプロセッサ１は各プロセッサ２
〜ｎのレジスタやメモリの内容が期待する値になるまで
、即ち、フラグがセットされるまで、その内容の確認を
繰返し行い、各プロセッサのレジスタやメモリが期待値
になると、各プロセッサ２〜ｎに同期がとれたことを通
知する。これを受は取って各プロセッサ２〜■１は以後
の処理を開始する。
ッサ間の同期は次のようにして行っていた。各プロセッ
サ２〜ｎは他のプロセッサと同期をとって処理を行う必
要がある場合、レジスタやメモリにフラグをセットして
同期待ちとなる。ホストプロセッサ１は各プロセッサ２
〜ｎのレジスタやメモリの内容が期待する値になるまで
、即ち、フラグがセットされるまで、その内容の確認を
繰返し行い、各プロセッサのレジスタやメモリが期待値
になると、各プロセッサ２〜ｎに同期がとれたことを通
知する。これを受は取って各プロセッサ２〜■１は以後
の処理を開始する。
上記の従来方式では、同期がとれる状態（全プロセノサ
が同期待ちとなること）から実際に同期がとられるまで
の時間が、最悪ではプロセッサ数の増加にともなって増
加し、最善の場合でもマシンクロックで十数クロックか
ら数十クロックを必要とする。したがって、同期回数の
多い計算処理では、同期に必要な時間がシステム性能に
影響するという問題が生じる。
が同期待ちとなること）から実際に同期がとられるまで
の時間が、最悪ではプロセッサ数の増加にともなって増
加し、最善の場合でもマシンクロックで十数クロックか
ら数十クロックを必要とする。したがって、同期回数の
多い計算処理では、同期に必要な時間がシステム性能に
影響するという問題が生じる。
本発明の目的は、複数のプロセッサをｊｌ１７列に設置
して互いに同期処理を行う場合、プロセッサ時間の高速
同期を達成することにある。
して互いに同期処理を行う場合、プロセッサ時間の高速
同期を達成することにある。
本発明は、複数のプロセッサから成る複合コンピュータ
システムにおいて、各プロセッサに、特定メモリアドレ
スのアクセス要求を検出して、同期信号を生成する回路
と、この生成した同期信号を保持する回路を設ける。ま
た、各プロセッサに対して共通に、各プロセッサが生成
した同期信号の一致を取り、その結果を各プロセッサに
返送する手段を設ける。各プロセッサでは、自プロセッ
サと他プロセツサの生成した同期信号の一致を知らされ
ると、その一致信号を特定メモリアドレスのアクセス要
求に対するメモリからの応答信号とすることにより、同
期を確立する。
システムにおいて、各プロセッサに、特定メモリアドレ
スのアクセス要求を検出して、同期信号を生成する回路
と、この生成した同期信号を保持する回路を設ける。ま
た、各プロセッサに対して共通に、各プロセッサが生成
した同期信号の一致を取り、その結果を各プロセッサに
返送する手段を設ける。各プロセッサでは、自プロセッ
サと他プロセツサの生成した同期信号の一致を知らされ
ると、その一致信号を特定メモリアドレスのアクセス要
求に対するメモリからの応答信号とすることにより、同
期を確立する。
第１図は本発明の一実施例の構成図である。第１図にお
いて、２〜ｎはプロセッサ、５は各プロセッサに共通の
一致検出回路である。プロセッサ２はデータ処理を行う
中央処理装置（ＣＰＵ）２１と、記憶装置（メモリ）２
２と、同期信号を検出するデコーダ２３と、前記同期信
号を保持するラッチ回路２４と、一致検出回路５の出力
をメモリの応答信号として返すＯＲ回路２５と、ラッチ
回路２４をリセッ１−する遅延信号を作るための遅延回
路２６とからホｑ成されている。他のプロセッサ３，４
．・・・ｎも同様に構成されている。
いて、２〜ｎはプロセッサ、５は各プロセッサに共通の
一致検出回路である。プロセッサ２はデータ処理を行う
中央処理装置（ＣＰＵ）２１と、記憶装置（メモリ）２
２と、同期信号を検出するデコーダ２３と、前記同期信
号を保持するラッチ回路２４と、一致検出回路５の出力
をメモリの応答信号として返すＯＲ回路２５と、ラッチ
回路２４をリセッ１−する遅延信号を作るための遅延回
路２６とからホｑ成されている。他のプロセッサ３，４
．・・・ｎも同様に構成されている。
通常のメモリアクセスにおいては、ＣＰＵ２１がリクエ
スト線２１３にメモリリクエストを出し、データ線２１
２にアドレス、データ（書込みの場合）などを乗せるこ
とにより、メモリアクセスが実行され、動作完了にとも
ないメモリ２２は応答信号を応答線２１１を通してＣＰ
Ｕ２１に送出する。
スト線２１３にメモリリクエストを出し、データ線２１
２にアドレス、データ（書込みの場合）などを乗せるこ
とにより、メモリアクセスが実行され、動作完了にとも
ないメモリ２２は応答信号を応答線２１１を通してＣＰ
Ｕ２１に送出する。
一方、プロセッサ間の同期を必要とする場合、ＣＰＵ２
Ｌはメモリ２２上に存在しない特定アドレスに対して
疑似的にメモリアクセス命令を発行して、リフニス１〜
信号をリクエスト線２１３に出し、該特定アドレスをデ
ータ線２１２に乗せる。
Ｌはメモリ２２上に存在しない特定アドレスに対して
疑似的にメモリアクセス命令を発行して、リフニス１〜
信号をリクエスト線２１３に出し、該特定アドレスをデ
ータ線２１２に乗せる。
デコーダ２３はリクエスト線２１３のリクエスト信号・
で起動がか＼す、データ線２１２が特定アドレスを示し
ていると同期信号を出力する。この同期信号はラッチ回
路２４に保持されると共に、同期出力線２１４を介して
一致検出回路５に送出される。同期動作時、同様の動作
が他プロセツサにおいても実行され、それぞれ同期信号
が一致検出回路５に送出される。
で起動がか＼す、データ線２１２が特定アドレスを示し
ていると同期信号を出力する。この同期信号はラッチ回
路２４に保持されると共に、同期出力線２１４を介して
一致検出回路５に送出される。同期動作時、同様の動作
が他プロセツサにおいても実行され、それぞれ同期信号
が一致検出回路５に送出される。
一致検出回路５では、各プロセッサ２〜ｎの同１υ１信
号が揃うと、同期−救出力線２１５に一致信号を送出す
る。この一致信号は各プロセッサ２〜ｎに共通に与えら
れる。
号が揃うと、同期−救出力線２１５に一致信号を送出す
る。この一致信号は各プロセッサ２〜ｎに共通に与えら
れる。
同期−救出力線２１５の一致信号はＯＲ回路２５に入力
され、信号線２１０を介してあたかもリクエスト線２１
３のリクエスト信号に対するメモリ２２の応答信号とし
てＣＰＵ２１に送られる。
され、信号線２１０を介してあたかもリクエスト線２１
３のリクエスト信号に対するメモリ２２の応答信号とし
てＣＰＵ２１に送られる。
ＣＰＵ２１は、該応答信号の受信により同期が完了した
ことを知り、次の処理に移る。また、同期一致イａ号腺
２１５の一致（ｇ号は遅延回路２６で所定時間遅延され
た後、ラッチ回路２４に与えられる。ラッチ回路２４は
該遅延回路２６の出力でリセットされ、次の同期動作時
のメモリアクセス信号に対して待ちの状態となる。遅延
回路２５は一致検出回路５の出力時間を保証し１次のメ
モリアクセス信号の発生する前にラッチ回路２４をリセ
ットする時間に設定される。
ことを知り、次の処理に移る。また、同期一致イａ号腺
２１５の一致（ｇ号は遅延回路２６で所定時間遅延され
た後、ラッチ回路２４に与えられる。ラッチ回路２４は
該遅延回路２６の出力でリセットされ、次の同期動作時
のメモリアクセス信号に対して待ちの状態となる。遅延
回路２５は一致検出回路５の出力時間を保証し１次のメ
モリアクセス信号の発生する前にラッチ回路２４をリセ
ットする時間に設定される。
なお、本発明で対象とするプロセッサ間接続構成は、実
施例の構成の他に二次元、三次元格子状結合等の各種構
成に適用できる。
施例の構成の他に二次元、三次元格子状結合等の各種構
成に適用できる。
以−ヒ説明したように５本発明によれば、複数プロセッ
サ間の同期手段として、各プロセッサの特定メモリアド
レスをアクセスすることにより、同期イｔ；号を発生さ
せ、全てのプロセッサの同期信号の一致がとれた場合の
信号を各プロセッサのメモリの応答侶桂とすることによ
り、ホストプロセッサを介在せずに全プロセンサの同期
を取ることが可能となり、プロセッサ間同期の高速化を
図ることができる。
サ間の同期手段として、各プロセッサの特定メモリアド
レスをアクセスすることにより、同期イｔ；号を発生さ
せ、全てのプロセッサの同期信号の一致がとれた場合の
信号を各プロセッサのメモリの応答侶桂とすることによ
り、ホストプロセッサを介在せずに全プロセンサの同期
を取ることが可能となり、プロセッサ間同期の高速化を
図ることができる。
第１図は本発明の一実施例の構成図、第２図は複合プロ
セッサシステムの構成例を示す図である。 １・・・ホストプロセッサ、 ２，３，４〜ｎ・・・プ
ロセンサ、 ５・・一致検出回路、 ２１・・・中央処
理装置、 ２２・・・メモリ、 ２３・・・デコーダ。 ２４・・・ランチ回路、 ２５・・・遅延回路、２Ｇ・
・・ＯＲ回路、 ２４・・・同期出力線、２１５・・
同期−救出力線。 代理人弁理士 鈴 木 誠 第１図
セッサシステムの構成例を示す図である。 １・・・ホストプロセッサ、 ２，３，４〜ｎ・・・プ
ロセンサ、 ５・・一致検出回路、 ２１・・・中央処
理装置、 ２２・・・メモリ、 ２３・・・デコーダ。 ２４・・・ランチ回路、 ２５・・・遅延回路、２Ｇ・
・・ＯＲ回路、 ２４・・・同期出力線、２１５・・
同期−救出力線。 代理人弁理士 鈴 木 誠 第１図
Claims (1)
- （１）複数のプロセッサからなる複合コンピュータシス
テムにおいて、各プロセッサに特定メモリアドレスのア
クセス要求を検出して同期信号を発生する手段を設ける
と共に、前記各プロセッサで発生した同期信号の一致を
取り、その結果を各プロセッサに返送する手段を設け、
各プロセッサでは、プロセッサ間の同期を必要とする場
合、特定メモリアドレスのアクセス要求を発行し、返送
された一致信号を前記アクセス要求のメモリからの応答
信号として同期を確立することを特徴とするプロセッサ
間同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274717A JPS62134752A (ja) | 1985-12-06 | 1985-12-06 | プロセツサ間同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274717A JPS62134752A (ja) | 1985-12-06 | 1985-12-06 | プロセツサ間同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134752A true JPS62134752A (ja) | 1987-06-17 |
Family
ID=17545587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274717A Pending JPS62134752A (ja) | 1985-12-06 | 1985-12-06 | プロセツサ間同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134752A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55917A (en) * | 1978-06-16 | 1980-01-07 | Japanese National Railways<Jnr> | Multiple synchronous operation system |
-
1985
- 1985-12-06 JP JP60274717A patent/JPS62134752A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55917A (en) * | 1978-06-16 | 1980-01-07 | Japanese National Railways<Jnr> | Multiple synchronous operation system |
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