JP2961542B2 - データ処理システム - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 互いに同一のデータを保持する共用メモリを備えた、
２つの独立した情報処理システムにおけるそれぞれの共
用メモリへのデータ転送方式に関し、データ転送におけ
る待ち時間の無駄を排除し、転送速度を高速化させるこ
とを目的とし、 各データ処理装置は、自系の共用メモリアダプタが自
系の共用メモリへ第１のデータの転送を終了した時点
で、前記自系の共用メモリアダプタが自系のCPUより第
２のデータを受け取って次のデータ転送シーケンスの処
理を始める。そして、各データ処理装置の共用メモリア
ダプタは、前記第２のデータを他系の共用メモリアダプ
タへ転送する際、該他系の共用メモリアダプタから他系
の共用メモリへの前記第１のデータの転送が終了してい
ない場合、前記他系の共用メモリアダプタから前記他系
の共用メモリへの前記第１のデータの転送が終了するま
で、前記他系の共用メモリアダプタへの前記第２のデー
タの転送を抑止する抑止手段を備える構成とする。
２つの独立した情報処理システムにおけるそれぞれの共
用メモリへのデータ転送方式に関し、データ転送におけ
る待ち時間の無駄を排除し、転送速度を高速化させるこ
とを目的とし、 各データ処理装置は、自系の共用メモリアダプタが自
系の共用メモリへ第１のデータの転送を終了した時点
で、前記自系の共用メモリアダプタが自系のCPUより第
２のデータを受け取って次のデータ転送シーケンスの処
理を始める。そして、各データ処理装置の共用メモリア
ダプタは、前記第２のデータを他系の共用メモリアダプ
タへ転送する際、該他系の共用メモリアダプタから他系
の共用メモリへの前記第１のデータの転送が終了してい
ない場合、前記他系の共用メモリアダプタから前記他系
の共用メモリへの前記第１のデータの転送が終了するま
で、前記他系の共用メモリアダプタへの前記第２のデー
タの転送を抑止する抑止手段を備える構成とする。
本発明は、互いに同一のデータを保持する共用メモリ
を備えた、２つの独立した情報処理システムにおけるそ
れぞれの共用メモリへのデータ転送に関する。
を備えた、２つの独立した情報処理システムにおけるそ
れぞれの共用メモリへのデータ転送に関する。
２つの独立した情報処理システムにおいて、必要とす
るデータを、互いに保有する共用メモリに同一内容で記
憶しておくことにより、一方のメモリ等に故障が発生し
た時に、そのメンテナンスを容易にする。しかし、これ
は２つのシステム間でデータ保障のためのデータ転送が
頻繁に行われることであり、そのデータ転送を高速化す
ることは、システムの実質的処理の能力を向上させるこ
とにつながる。
るデータを、互いに保有する共用メモリに同一内容で記
憶しておくことにより、一方のメモリ等に故障が発生し
た時に、そのメンテナンスを容易にする。しかし、これ
は２つのシステム間でデータ保障のためのデータ転送が
頻繁に行われることであり、そのデータ転送を高速化す
ることは、システムの実質的処理の能力を向上させるこ
とにつながる。
上記システムにおける従来のデータ転送を、第３図お
よび第４図の従来における動作のタイムチャートにより
説明する。第３図はシステムの基本構成図であり、二つ
の独立したシステムα，βにおいて、A,A′は夫々主記
憶装置を含むCPU、B,B′は夫々のシステムα，β間にお
いて共用メモリへの転送，制御をするための共用メモリ
アダプタ、C,C′はシステム間で同一のデータを保持す
る共用メモリである。
よび第４図の従来における動作のタイムチャートにより
説明する。第３図はシステムの基本構成図であり、二つ
の独立したシステムα，βにおいて、A,A′は夫々主記
憶装置を含むCPU、B,B′は夫々のシステムα，β間にお
いて共用メモリへの転送，制御をするための共用メモリ
アダプタ、C,C′はシステム間で同一のデータを保持す
る共用メモリである。
このシステムにおいて、システムαのCPUAから二つの
共用メモリC,C′にデータを転送する場合は、まず、CPU
Aから共用メモリアダプタＢにデータが送られる。この
動作をａとすると、動作ａは横軸に時間をとった第４図
に示すように所定の時間を費やし行われる。共用メモリ
アダプタＢは、送られたデータを共用メモリアダプタ
Ｂ′に送る。この動作をｂとすると、動作ｂも第４図で
示すように所定の時間を費やす。次に、共用メモリアダ
プタＢは、送られたデータを共用メモリＣに送る。この
動作をｃにすると動作ｃは第４図で示すように所定の時
間を要する。共用メモリアダプタＢ′は、送られたデー
タを共用メモリＣ′に送る。この動作をｄとすると、動
作ｄも第４図に示すように所定の時間にて行われる。こ
のように、動作ｄ後に、共用メモリC,C′へのデータ転
送が終了したことになり、第４図に示すように転送サイ
クル時間Ｐをもって転送完了となり、次の転送が可能と
なる。このようなデータ転送は、システムβのCPUA′か
ら二つの共用メモリC,C′にデータを転送する場合も同
様である。
共用メモリC,C′にデータを転送する場合は、まず、CPU
Aから共用メモリアダプタＢにデータが送られる。この
動作をａとすると、動作ａは横軸に時間をとった第４図
に示すように所定の時間を費やし行われる。共用メモリ
アダプタＢは、送られたデータを共用メモリアダプタ
Ｂ′に送る。この動作をｂとすると、動作ｂも第４図で
示すように所定の時間を費やす。次に、共用メモリアダ
プタＢは、送られたデータを共用メモリＣに送る。この
動作をｃにすると動作ｃは第４図で示すように所定の時
間を要する。共用メモリアダプタＢ′は、送られたデー
タを共用メモリＣ′に送る。この動作をｄとすると、動
作ｄも第４図に示すように所定の時間にて行われる。こ
のように、動作ｄ後に、共用メモリC,C′へのデータ転
送が終了したことになり、第４図に示すように転送サイ
クル時間Ｐをもって転送完了となり、次の転送が可能と
なる。このようなデータ転送は、システムβのCPUA′か
ら二つの共用メモリC,C′にデータを転送する場合も同
様である。
しかし上述の従来の技術においては、システムαの共
用メモリアダプタＢがシステムβの共用メモリアダプタ
Ｂ′にデータを送った時、共用メモリアダプタＢ′が他
の処理を行なっているBusy状態にあると、共用メモリア
ダプタＢ′から共用メモリＣ′へのデータ転送は直ぐに
はなされない。そのデータ転送は、他の処理が終了し、
複数ある処理要求の中から動作ｄの実行要求が選択され
ることによって実行させる。このように動作ｄは、第４
図に示すように動作ｂの終了の後に共用メモリアダプタ
Ｂ′での待ち時間ｍを経過してから開始されることにな
る。そして、共用メモリアダプタＢは、共用メモリＣに
データを送った後、共用メモリアダプタＢ′からの転送
終了通知信号（動作ｄ終了通知信号）を検出するまでの
時間ｎの間、処理を停止してしまう。従って、転送サイ
クル時間Ｐが長くなり、次のデータ転送であるCPUAから
共用メモリアダプタＢへのデータ転送の動作ａ′の開始
が遅れることになる。
用メモリアダプタＢがシステムβの共用メモリアダプタ
Ｂ′にデータを送った時、共用メモリアダプタＢ′が他
の処理を行なっているBusy状態にあると、共用メモリア
ダプタＢ′から共用メモリＣ′へのデータ転送は直ぐに
はなされない。そのデータ転送は、他の処理が終了し、
複数ある処理要求の中から動作ｄの実行要求が選択され
ることによって実行させる。このように動作ｄは、第４
図に示すように動作ｂの終了の後に共用メモリアダプタ
Ｂ′での待ち時間ｍを経過してから開始されることにな
る。そして、共用メモリアダプタＢは、共用メモリＣに
データを送った後、共用メモリアダプタＢ′からの転送
終了通知信号（動作ｄ終了通知信号）を検出するまでの
時間ｎの間、処理を停止してしまう。従って、転送サイ
クル時間Ｐが長くなり、次のデータ転送であるCPUAから
共用メモリアダプタＢへのデータ転送の動作ａ′の開始
が遅れることになる。
即ち、システムα，βからなる独立タイプにおいて、
両システムの共用メモリC,C′のデータを同時に保証し
ようとすると、動作c,dの両方の処理が終了しなければ
次の処理が開始できない。そのため、次の処理開始まで
の待ち時間が長くなり、システムのデータ転送速度が遅
くなるという問題が生ずる。
両システムの共用メモリC,C′のデータを同時に保証し
ようとすると、動作c,dの両方の処理が終了しなければ
次の処理が開始できない。そのため、次の処理開始まで
の待ち時間が長くなり、システムのデータ転送速度が遅
くなるという問題が生ずる。
本発明は、上記課題に鑑みて創案されたもので、デー
タ転送において待ち時間の無駄を排除し、転送速度を高
速化させるデータ転送方式の提供を目的とする。
タ転送において待ち時間の無駄を排除し、転送速度を高
速化させるデータ転送方式の提供を目的とする。
上記目的を達成するために、本発明のデータ処理シス
テムは、CPUと、データを保持する共用メモリと、前記
共用メモリへのデータ転送を司る共用メモリアダプタと
をそれぞれ備える複数のデータ処理装置からなり、自系
の共用メモリアダプタが該自系のCPUよりデータを受け
取り、該データを他系の共用メモリアダプタに転送した
のち自系の共用メモリに転送し、他系の共用メモリアダ
プタが前記データを他系の共用メモリに転送するデータ
転送シーケンスを行うことにより、前記自系の共用メモ
リと前記他系の共用メモリとに同一のデータを保持させ
るデータ処理システムにおいて、各データ処理装置は、
自系の共用メモリアダプタが自系の共用メモリへ第１の
データの転送を終了した時点で、前記自系の共用メモリ
アダプタが自系のCPUより第２のデータを受け取って次
のデータ転送シーケンスの処理を始めるものであり、各
データ処理装置の共用メモリアダプタは、前記第２のデ
ータを他系の共用メモリアダプタへ転送する際、該他系
の共用メモリアダプタから他系の共用メモリへの前記第
１のデータの転送が終了していない場合、前記他系の共
用メモリアダプタから前記他系の共用メモリへの前記第
１のデータの転送が終了するまで、前記他系の共用メモ
リアダプタへの前記第２のデータの転送を抑止する抑止
手段を備える。
テムは、CPUと、データを保持する共用メモリと、前記
共用メモリへのデータ転送を司る共用メモリアダプタと
をそれぞれ備える複数のデータ処理装置からなり、自系
の共用メモリアダプタが該自系のCPUよりデータを受け
取り、該データを他系の共用メモリアダプタに転送した
のち自系の共用メモリに転送し、他系の共用メモリアダ
プタが前記データを他系の共用メモリに転送するデータ
転送シーケンスを行うことにより、前記自系の共用メモ
リと前記他系の共用メモリとに同一のデータを保持させ
るデータ処理システムにおいて、各データ処理装置は、
自系の共用メモリアダプタが自系の共用メモリへ第１の
データの転送を終了した時点で、前記自系の共用メモリ
アダプタが自系のCPUより第２のデータを受け取って次
のデータ転送シーケンスの処理を始めるものであり、各
データ処理装置の共用メモリアダプタは、前記第２のデ
ータを他系の共用メモリアダプタへ転送する際、該他系
の共用メモリアダプタから他系の共用メモリへの前記第
１のデータの転送が終了していない場合、前記他系の共
用メモリアダプタから前記他系の共用メモリへの前記第
１のデータの転送が終了するまで、前記他系の共用メモ
リアダプタへの前記第２のデータの転送を抑止する抑止
手段を備える。
一方のシステムのCPUが、自系および他系の共用メモ
リへデータを転送しようとする場合、自系の共用メモリ
アダプタはCPUからデータを受け取り、他系システムへ
データを転送し、その後自系システムの共用メモリへデ
ータを転送する。この時点で、本発明では自系システム
における１つのデータの転送シーケンスを完了とする。
従って、直ちに次の転送シーケンスとなり共用メモリア
ダプタは次のデータをCPUから受け取る。ここで他系シ
ステムにおいてその前データの共用メモリへの転送処理
が完了していなければ、シーケンス抑止手段により次の
データの他系システムへの転送は抑止される。
リへデータを転送しようとする場合、自系の共用メモリ
アダプタはCPUからデータを受け取り、他系システムへ
データを転送し、その後自系システムの共用メモリへデ
ータを転送する。この時点で、本発明では自系システム
における１つのデータの転送シーケンスを完了とする。
従って、直ちに次の転送シーケンスとなり共用メモリア
ダプタは次のデータをCPUから受け取る。ここで他系シ
ステムにおいてその前データの共用メモリへの転送処理
が完了していなければ、シーケンス抑止手段により次の
データの他系システムへの転送は抑止される。
これにより、他系システムでの共用メモリへの転送の
完了を待たずに、自系システムでは次の転送シーケンス
が開始されるので、自系シーケンスにおける待ち時間が
減少し、高速化がなされる。
完了を待たずに、自系システムでは次の転送シーケンス
が開始されるので、自系シーケンスにおける待ち時間が
減少し、高速化がなされる。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は、第３図に示したシステム間のデータ転送を
行う共用メモリアダプタB,B′の要部を示す回路図であ
る。第１図において、１は共用メモリアダプタ間のデー
タバス制御回路、２はフリップフロップであり、そのＱ
出力がデータバス制御回路１に入力されていて、Ｊ入力
がONにされると、Ｑ出力がONとなり、データバス上にデ
ータが出力され、Ｋ入力がONにされるとＱ出力がOFFに
なるためデータの出力が抑止されるようになされてい
る。従来は第３図で示す動作ｂ、すなわち、アダプタ間
のデータ転送の開始を示す信号（SETb）がＪに入力さ
れ、終了を示す信号（RSTb）がＫに入力されてデータの
出力の制御がなされていた。本実施例ではＫ入力には従
来と同じく終了を示す信号（RSTb）が接続されている。
3,4は第３図に示す動作ｄの終了により発せられる相手
システムからの終了通知信号Ｅを同期化するフリップフ
ロップである。
行う共用メモリアダプタB,B′の要部を示す回路図であ
る。第１図において、１は共用メモリアダプタ間のデー
タバス制御回路、２はフリップフロップであり、そのＱ
出力がデータバス制御回路１に入力されていて、Ｊ入力
がONにされると、Ｑ出力がONとなり、データバス上にデ
ータが出力され、Ｋ入力がONにされるとＱ出力がOFFに
なるためデータの出力が抑止されるようになされてい
る。従来は第３図で示す動作ｂ、すなわち、アダプタ間
のデータ転送の開始を示す信号（SETb）がＪに入力さ
れ、終了を示す信号（RSTb）がＫに入力されてデータの
出力の制御がなされていた。本実施例ではＫ入力には従
来と同じく終了を示す信号（RSTb）が接続されている。
3,4は第３図に示す動作ｄの終了により発せられる相手
システムからの終了通知信号Ｅを同期化するフリップフ
ロップである。
以上の構成は従来において備えられていたものである
が、本実施例ではシーケンス抑止手段として、フリップ
フロップ５とアンドゲート６が付加されている。フリッ
プフロップ５のＪ入力には、フリップフロップ２のＱ出
力が、Ｋ入力にはフリップフロップ４のＱ出力が接続さ
れ、アンドゲート６の入力には、一方を前述した動作ｂ
の開始を示す信号（SETb）が、他方にはフリップフロッ
プ５の出力が接続され、その出力をフリップフロップ
２のＪ入力に接続して構成されている。
が、本実施例ではシーケンス抑止手段として、フリップ
フロップ５とアンドゲート６が付加されている。フリッ
プフロップ５のＪ入力には、フリップフロップ２のＱ出
力が、Ｋ入力にはフリップフロップ４のＱ出力が接続さ
れ、アンドゲート６の入力には、一方を前述した動作ｂ
の開始を示す信号（SETb）が、他方にはフリップフロッ
プ５の出力が接続され、その出力をフリップフロップ
２のＪ入力に接続して構成されている。
さらに、この共用メモリアダプタでは、自系システム
のCPUからの転送の場合、自系システムの共用メモリへ
の書込み（動作ｃ）が終った時点で、１つのデータ転送
のシーケンスが完了となり、CPUに転送を要求する次の
転送データがあれば、共用メモリアダプタは直ちに次の
転送シーケンス（動作ａ′）の実行を開始するようにな
されている。
のCPUからの転送の場合、自系システムの共用メモリへ
の書込み（動作ｃ）が終った時点で、１つのデータ転送
のシーケンスが完了となり、CPUに転送を要求する次の
転送データがあれば、共用メモリアダプタは直ちに次の
転送シーケンス（動作ａ′）の実行を開始するようにな
されている。
上記構成における動作を第２図に示すタイムチャート
と、第３図を参照して説明する。CPUAより２つの共用メ
モリC,C′にデータを転送しようとする時、まずCPUAは
共用メモリアダプタＢにデータを送り（動作ａ）、共用
メモリアダプタＢはそのデータを共用メモリアダプタ
Ｂ′に送る（動作ｂ）。この時、フリップフロップ２の
Ｑ出力がONになり、フリップフロップ５の出力はリセ
ットされる。次に共用メモリアダプタＢはデータを共用
メモリＣに送る（動作ｃ）。ここまでが自系システムα
における１つの転送シーケンスとなる。
と、第３図を参照して説明する。CPUAより２つの共用メ
モリC,C′にデータを転送しようとする時、まずCPUAは
共用メモリアダプタＢにデータを送り（動作ａ）、共用
メモリアダプタＢはそのデータを共用メモリアダプタ
Ｂ′に送る（動作ｂ）。この時、フリップフロップ２の
Ｑ出力がONになり、フリップフロップ５の出力はリセ
ットされる。次に共用メモリアダプタＢはデータを共用
メモリＣに送る（動作ｃ）。ここまでが自系システムα
における１つの転送シーケンスとなる。
この後共用メモリアダプタＢは、動作ｃ終了後CPUAに
次の転送用データがあれば、共用メモリアダプタＢ′か
らの終了通知信号Ｅを待たずに次のデータをCPUAから取
り込む（動作ａ′）。一方、共用メモリアダプタＢ′で
は動作ｂによりデータを取り込んだ時にはBusy状態にあ
り、ｈ時間後にプライオリティが取られ、データを共用
メモリＣ′に送る（動作ｄ）。更に共用メモリアダプタ
Ｂ′は、動作ｄ終了後共用メモリアダプタＢに対して終
了通知信号Ｅを送出する。共用メモリアダプタＢでは、
CPUAから次のデータを取り込ん（動作ａ′）だ後に、次
のシーケンスである動作ｂ′の開始を示す信号（SETb）
がONにされるが、シーケンス抑止手段であるフリップフ
ロップ５の出力がOFFであるために、アンド回路６が
閉塞されていて、フリップフロップ２のＱ出力はONにな
されず、データバス制御回路１からデータが送出されな
い状態、即ち、動作ｂ′の実行が抑止されている状態に
なっている。この状態に対して、共用メモリアダプタ
Ｂ′からの終了通知信号Ｅが入力されると、フリップフ
ロップ５の出力がONになり、アンド回路６のゲートが
解除されるため、フリップフロップ２のＱ出力がONとな
り、データバス制御回路１からデータが送出され、動作
ｂ′が開始される。その後、前述の動作ａ〜ｄのシーケ
ンスと同様に動作ｃ′，動作ｄ′の実行がなされ、繰り
返し行われる。
次の転送用データがあれば、共用メモリアダプタＢ′か
らの終了通知信号Ｅを待たずに次のデータをCPUAから取
り込む（動作ａ′）。一方、共用メモリアダプタＢ′で
は動作ｂによりデータを取り込んだ時にはBusy状態にあ
り、ｈ時間後にプライオリティが取られ、データを共用
メモリＣ′に送る（動作ｄ）。更に共用メモリアダプタ
Ｂ′は、動作ｄ終了後共用メモリアダプタＢに対して終
了通知信号Ｅを送出する。共用メモリアダプタＢでは、
CPUAから次のデータを取り込ん（動作ａ′）だ後に、次
のシーケンスである動作ｂ′の開始を示す信号（SETb）
がONにされるが、シーケンス抑止手段であるフリップフ
ロップ５の出力がOFFであるために、アンド回路６が
閉塞されていて、フリップフロップ２のＱ出力はONにな
されず、データバス制御回路１からデータが送出されな
い状態、即ち、動作ｂ′の実行が抑止されている状態に
なっている。この状態に対して、共用メモリアダプタ
Ｂ′からの終了通知信号Ｅが入力されると、フリップフ
ロップ５の出力がONになり、アンド回路６のゲートが
解除されるため、フリップフロップ２のＱ出力がONとな
り、データバス制御回路１からデータが送出され、動作
ｂ′が開始される。その後、前述の動作ａ〜ｄのシーケ
ンスと同様に動作ｃ′，動作ｄ′の実行がなされ、繰り
返し行われる。
上記動作において、データの転送時間は第２図に示す
ように、共用メモリアダプタＢ′がBusy状態であるため
に待たされる時間h,h′，…に影響される。時間h,h′，
…がある程度大きくなると、共用メモリアダプタＢにお
いても待ち時間l,l′，…が発生することになる。しか
し、その場合において本実施例では動作d,d′，…が終
了する前に次のデータの転送サイクルである動作ａ′,
a″，…が終っているので、動作ａ〜ｄの第１のデータ
の転送よりも、第２以降のデータの転送は、共用メモリ
アダプタＢがCPUAからデータを得る時間だけ早くなされ
る。即ち、第２以降の１つのデータ転送において、共用
メモリアダプタＢがCPUAからデータを得るサイクルは、
前のデータの転送内で平行して行われているため、デー
タ転送の時間は短縮され、高速化がなされている。
ように、共用メモリアダプタＢ′がBusy状態であるため
に待たされる時間h,h′，…に影響される。時間h,h′，
…がある程度大きくなると、共用メモリアダプタＢにお
いても待ち時間l,l′，…が発生することになる。しか
し、その場合において本実施例では動作d,d′，…が終
了する前に次のデータの転送サイクルである動作ａ′,
a″，…が終っているので、動作ａ〜ｄの第１のデータ
の転送よりも、第２以降のデータの転送は、共用メモリ
アダプタＢがCPUAからデータを得る時間だけ早くなされ
る。即ち、第２以降の１つのデータ転送において、共用
メモリアダプタＢがCPUAからデータを得るサイクルは、
前のデータの転送内で平行して行われているため、デー
タ転送の時間は短縮され、高速化がなされている。
又、時間ｈがある程度小さく、動作ａ′,a″，…が終
了するまでに動作d,d′，…が終了し、終了通知信号Ｅ
によりフリップフロップ５の出力がONにされていれ
ば、時間ｌはゼロとなる。即ち、共用メモリアダプタＢ
の待ち時間がなく、再高速のデータ転送がなされること
になる。
了するまでに動作d,d′，…が終了し、終了通知信号Ｅ
によりフリップフロップ５の出力がONにされていれ
ば、時間ｌはゼロとなる。即ち、共用メモリアダプタＢ
の待ち時間がなく、再高速のデータ転送がなされること
になる。
このように、本実施例では、２つのシステムのそれぞ
れの共用メモリへ同一データを転送するに当り、１つの
データの転送終了前に共用メモリアダプタが、先行して
CPUから次のデータを得ているため、共用メモリアダプ
タの待ち時間の無駄が減少され、高速化がなされてい
る。
れの共用メモリへ同一データを転送するに当り、１つの
データの転送終了前に共用メモリアダプタが、先行して
CPUから次のデータを得ているため、共用メモリアダプ
タの待ち時間の無駄が減少され、高速化がなされてい
る。
尚、上記実施例において、サイクル抑止手段としてフ
リップフロップ５とアンド回路６を付加した構成とした
が、本発明はこれに限定されるものではなく、相手シス
テムの転送における終了通知信号Ｅが検出されるまで、
自システムの動作ｂ′,b″，…が抑止される構成であれ
ば良い。又、上記説明は第３図において、システムαか
らシステムβに転送がなされる例を示したが、逆の場合
も同様になされるものである。
リップフロップ５とアンド回路６を付加した構成とした
が、本発明はこれに限定されるものではなく、相手シス
テムの転送における終了通知信号Ｅが検出されるまで、
自システムの動作ｂ′,b″，…が抑止される構成であれ
ば良い。又、上記説明は第３図において、システムαか
らシステムβに転送がなされる例を示したが、逆の場合
も同様になされるものである。
以上説明したように、本発明によれば、他系システム
における共用メモリでのデータ到達の保証を維持しつ
つ、この共用メモリへの同一データの転送完了を待たず
に自系システムで次の転送シーケンスが開始され、先行
してデータ処理がなされるため、従来における待ち時間
の無駄が排除され、転送速度が高速化されるデータ転送
方式を提供することができる。
における共用メモリでのデータ到達の保証を維持しつ
つ、この共用メモリへの同一データの転送完了を待たず
に自系システムで次の転送シーケンスが開始され、先行
してデータ処理がなされるため、従来における待ち時間
の無駄が排除され、転送速度が高速化されるデータ転送
方式を提供することができる。
第１図は本発明の一実施例における共用メモリアダプタ
の要部回路図、 第２図は実施例の動作のタイムチャート、 第３図はシステムの基本構成図、 第４図は従来の動作のタイムチャートである。 1;データバス制御回路、 ２〜4;フリップフロップ 5;フリップフロップ（シーケンス抑止手段）、 6;アンド回路（シーケンス抑止手段）、 α，β；情報処理システム、 A,A′;CPU、 B,B′；共用メモリアダプタ、 C,C′；共用メモリ。
の要部回路図、 第２図は実施例の動作のタイムチャート、 第３図はシステムの基本構成図、 第４図は従来の動作のタイムチャートである。 1;データバス制御回路、 ２〜4;フリップフロップ 5;フリップフロップ（シーケンス抑止手段）、 6;アンド回路（シーケンス抑止手段）、 α，β；情報処理システム、 A,A′;CPU、 B,B′；共用メモリアダプタ、 C,C′；共用メモリ。
フロントページの続き (72)発明者 広渡 勝一 神奈川県川崎市中原区上小田中1015番地 株式会社富士通プログラム技研内 (56)参考文献 特開 昭60−150158（ＪＰ，Ａ) 特開 昭56−40933（ＪＰ，Ａ) 特開 昭58−213372（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16
Claims (1)
- 【請求項１】CPUと、データを保持する共用メモリと、
前記共用メモリへのデータ転送を司る共用メモリアダプ
タとをそれぞれ備える複数のデータ処理装置からなり、
自系の共用メモリアダプタが該自系のCPUよりデータを
受け取り、該データを他系の共用メモリアダプタに転送
したのち自系の共用メモリに転送し、他系の共用メモリ
アダプタが前記データを他系の共用メモリに転送するデ
ータ転送シーケンスを行うことにより、前記自系の共用
メモリと前記他系の共用メモリとに同一のデータを保持
させるデータ処理システムにおいて、 各データ処理装置は、自系の共用メモリアダプタが自系
の共用メモリへ第１のデータの転送を終了した時点で、
前記自系の共用メモリアダプタが自系のCPUより第２の
データを受け取って次のデータ転送シーケンスの処理を
始めるものであり、 各データ処理装置の共用メモリアダプタは、前記第２の
データを他系の共用メモリアダプタへ転送する際、該他
系の共用メモリアダプタから他系の共用メモリへの前記
第１のデータの転送が終了していない場合、前記他系の
共用メモリアダプタから前記他系の共用メモリへの前記
第１のデータの転送が終了するまで、前記他系の共用メ
モリアダプタへの前記第２のデータの転送を抑止する抑
止手段を備えることを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060140A JP2961542B2 (ja) | 1988-03-14 | 1988-03-14 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060140A JP2961542B2 (ja) | 1988-03-14 | 1988-03-14 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233544A JPH01233544A (ja) | 1989-09-19 |
| JP2961542B2 true JP2961542B2 (ja) | 1999-10-12 |
Family
ID=13133536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63060140A Expired - Fee Related JP2961542B2 (ja) | 1988-03-14 | 1988-03-14 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961542B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640933A (en) * | 1979-09-10 | 1981-04-17 | Hitachi Ltd | Computer coupling device |
| US4661905A (en) * | 1983-09-22 | 1987-04-28 | Digital Equipment Corporation | Bus-control mechanism |
-
1988
- 1988-03-14 JP JP63060140A patent/JP2961542B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01233544A (ja) | 1989-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |