JPS61131154A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS61131154A JPS61131154A JP25303584A JP25303584A JPS61131154A JP S61131154 A JPS61131154 A JP S61131154A JP 25303584 A JP25303584 A JP 25303584A JP 25303584 A JP25303584 A JP 25303584A JP S61131154 A JPS61131154 A JP S61131154A
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- JP
- Japan
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- data
- transfer
- external device
- data transfer
- ram
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、データ処理システムにおいて各装置間のデー
タ転送の制御を行なうデータ転送制御方式に関する。
タ転送の制御を行なうデータ転送制御方式に関する。
［発明の技術的背景とその問題点１
従来、データ処理システムにおいて、異なる装置間での
データ転送を高速に行なう方式として、ダイレクトメモ
リアクセス（以下ＤＭＡと称す）方式が知られている。
データ転送を高速に行なう方式として、ダイレクトメモ
リアクセス（以下ＤＭＡと称す）方式が知られている。
このＤＭＡ方式では、ｉＩ３図に示すように、中央処理
装置（以下ＣＰＬＩと称す）１０とは別にＤＭＡコント
ローラ１１が設けられている。
装置（以下ＣＰＬＩと称す）１０とは別にＤＭＡコント
ローラ１１が設けられている。
ＤＭＡコントローラ１１は、外部装置（例えばプリンタ
等の周辺装置）１２からデータ転送の要求があると、Ｃ
ＰＬｌｌｏに対して内部バス１３の使用要求を行なう。
等の周辺装置）１２からデータ転送の要求があると、Ｃ
ＰＬｌｌｏに対して内部バス１３の使用要求を行なう。
これにより、通常ではＣＰ Ｌｌ １０が動作を停止し
くホールド状態） 、ＤＭＡコントローラ１１はメモリ
１４から転送用データを読出し、チャネル１５を通じて
外部装置１２へ転送する。このとき、メモリ１４内の転
送用データは、ＣＰ ＬＪ １０により処理されたブロ
ックデータである。ざらに、ＤＭＡコントローラ１１は
前記とは逆に、外部装置１２から転送されたデータをメ
モリ１４に格納する。
くホールド状態） 、ＤＭＡコントローラ１１はメモリ
１４から転送用データを読出し、チャネル１５を通じて
外部装置１２へ転送する。このとき、メモリ１４内の転
送用データは、ＣＰ ＬＪ １０により処理されたブロ
ックデータである。ざらに、ＤＭＡコントローラ１１は
前記とは逆に、外部装置１２から転送されたデータをメ
モリ１４に格納する。
このようなりＭＡコントローラ１１による直接データ転
送が終了すると、ＤＭＡコントローラ１１はＣＰ Ｕ
１０に対するホールド状態を解除する。これにより、Ｃ
Ｐ Ｕ １０は再度内部バス１３を使用でき、データ処
理を開始する。しかしながら、前記のようなデータ転送
方式では、以下のような問題がある。即ち、第１に、Ｄ
ＭＡコントローラ１１によるデータの転送期間ではＣＰ
Ｕ １０の動作が停止されるため、ＣＰ Ｕ １０に
よるデータ処理効率が低下することになる。第２に、メ
モリ１４から外部装置１２ヘデータを転送する場合、Ｃ
Ｐ ｔＪ １Ｇが転送用の一連のブロックデータの処理
を完全に終了するまで、ＤＭＡコントローラ１１はデー
タの転送を開始することができない。このため、データ
転送の効率が低下する。
送が終了すると、ＤＭＡコントローラ１１はＣＰ Ｕ
１０に対するホールド状態を解除する。これにより、Ｃ
Ｐ Ｕ １０は再度内部バス１３を使用でき、データ処
理を開始する。しかしながら、前記のようなデータ転送
方式では、以下のような問題がある。即ち、第１に、Ｄ
ＭＡコントローラ１１によるデータの転送期間ではＣＰ
Ｕ １０の動作が停止されるため、ＣＰ Ｕ １０に
よるデータ処理効率が低下することになる。第２に、メ
モリ１４から外部装置１２ヘデータを転送する場合、Ｃ
Ｐ ｔＪ １Ｇが転送用の一連のブロックデータの処理
を完全に終了するまで、ＤＭＡコントローラ１１はデー
タの転送を開始することができない。このため、データ
転送の効率が低下する。
［発明の目的］
本発明の目的は、ＤＭＡ方式のデータ転送において、特
に外部装置へデータを転送する場合、ＣＰＵの処理効率
を低下させることなく、しかもデータ転送を効率的にか
つ高速に行なうことができるデータ転送制御方式を提供
することにある。
に外部装置へデータを転送する場合、ＣＰＵの処理効率
を低下させることなく、しかもデータ転送を効率的にか
つ高速に行なうことができるデータ転送制御方式を提供
することにある。
［発明の概要］
本発明は、転送持ちデータを格納するバッファメモリを
有し、このバッファメモリ内のデータの有無を監視する
制御手段を備えている。この制御手段は、外部装置から
データの転送要求があると、バッファメモリからＣＰＵ
による処理済みの転送待ちデータを読出して転送する制
御を行なうように構成されている。
１このような構成により、データ転送
中にＣＰＵの動作を停止させることなく、しかもＣＰＵ
による処理済み毎のデータの転送を行なうことができる
。
有し、このバッファメモリ内のデータの有無を監視する
制御手段を備えている。この制御手段は、外部装置から
データの転送要求があると、バッファメモリからＣＰＵ
による処理済みの転送待ちデータを読出して転送する制
御を行なうように構成されている。
１このような構成により、データ転送
中にＣＰＵの動作を停止させることなく、しかもＣＰＵ
による処理済み毎のデータの転送を行なうことができる
。
［発明の実施例］
以下区画を参照して本発明の一実施例を説明する。第１
図は一実施例に係わる構成を示すブロック図である。第
１図において、ＲＡＭ （ランダムアクセスメモリ）２
０は、ＣＰ ｕ １Ｇで処理された送信データを格納す
るバッファメモリである。ラッチ回路２１は、ＣＰＵ１
０から出力され°たデータを一時ラッチし、ＲＡＭ２０
または出力用のラッチ回路２２に転送する。この出力用
のラッチ回路２２は、ラッチ回路２１またはＲＡＭ２０
から出力される送信データを一時ラッチし、外部装置１
１２へ転送する。
図は一実施例に係わる構成を示すブロック図である。第
１図において、ＲＡＭ （ランダムアクセスメモリ）２
０は、ＣＰ ｕ １Ｇで処理された送信データを格納す
るバッファメモリである。ラッチ回路２１は、ＣＰＵ１
０から出力され°たデータを一時ラッチし、ＲＡＭ２０
または出力用のラッチ回路２２に転送する。この出力用
のラッチ回路２２は、ラッチ回路２１またはＲＡＭ２０
から出力される送信データを一時ラッチし、外部装置１
１２へ転送する。
インターフェース制御部２３は、外部装置１２にコント
ロールライン（例えばハンドシェイク方式のライン）２
４により接続されており、制御信号（データ転送要求信
号等）の交換を行なう。状態制御部２５は、インターフ
ェース制御部２３を通じて外部装置！１２からのデータ
転送要求に応じて、データ転送制御を実行する。即ち、
状態制御部２５は、ＲＡＭ２０．書込みアドレスカウン
タ２６．読出しアドレスカウンタ２１及びラッチ回路２
２の各回路の動作を制御する。コンパレータ２８は、カ
ウンタ２６．２７の各カウント値を比較し、一致信号Ｅ
を出力する。
ロールライン（例えばハンドシェイク方式のライン）２
４により接続されており、制御信号（データ転送要求信
号等）の交換を行なう。状態制御部２５は、インターフ
ェース制御部２３を通じて外部装置！１２からのデータ
転送要求に応じて、データ転送制御を実行する。即ち、
状態制御部２５は、ＲＡＭ２０．書込みアドレスカウン
タ２６．読出しアドレスカウンタ２１及びラッチ回路２
２の各回路の動作を制御する。コンパレータ２８は、カ
ウンタ２６．２７の各カウント値を比較し、一致信号Ｅ
を出力する。
セーレクタ回路２９は、状態制御部２５の制御により、
各カウンタ２６．２７から出力される書込みアドレスま
たは読出しアドレスの一方を選択してＲＡＭ２０へ出力
する。
各カウンタ２６．２７から出力される書込みアドレスま
たは読出しアドレスの一方を選択してＲＡＭ２０へ出力
する。
ゲート制御部３０は、ＣＰ Ｕ １０から出力されるコ
マンドにより、状態制御部２５．ラッチ回路２１及びフ
リップ７０ツブ３１の各動作を起動させる。フリップ７
０ツブ３１は、ｃ ｐ ｕ ｉｏでの一連のデータブロ
ックの処理が終了したことを指示する指示信号Ｑを出力
する。この指示信号Ｑとコンパレータ２８からの一致信
号Ｅの両方が出力されると、アンド回路３２からデータ
転送終了信号■が割込み信号としてＣＰＵｌ０へ出力さ
れる。
マンドにより、状態制御部２５．ラッチ回路２１及びフ
リップ７０ツブ３１の各動作を起動させる。フリップ７
０ツブ３１は、ｃ ｐ ｕ ｉｏでの一連のデータブロ
ックの処理が終了したことを指示する指示信号Ｑを出力
する。この指示信号Ｑとコンパレータ２８からの一致信
号Ｅの両方が出力されると、アンド回路３２からデータ
転送終了信号■が割込み信号としてＣＰＵｌ０へ出力さ
れる。
上記のような構成のデータ転送制御システムにおいて、
同実施例の動作を説明する。いま仮に、例えばホストコ
ンピュータから送信されたデータ群を、ＣＰＵｌ０が所
定のデータ単位毎に処理１編集して、編集後のデータ（
送信データと称す）を外部装置１２へ転送する場合を想
定する。このとき、一連の編集後のデータ群をデータブ
ロックとする。
同実施例の動作を説明する。いま仮に、例えばホストコ
ンピュータから送信されたデータ群を、ＣＰＵｌ０が所
定のデータ単位毎に処理１編集して、編集後のデータ（
送信データと称す）を外部装置１２へ転送する場合を想
定する。このとき、一連の編集後のデータ群をデータブ
ロックとする。
先ず、データ転送前の初期状態では、各カウンタ２６．
２７はリセットさ、れており、又各ラッチ回路２１、２
２にはデータがラッチされていない状態にする。ＣＰＬ
ｌｌｏは、最初の送信データを内部バス１３に出力し、
同時にコマンドをゲート制御部３０に出力する。これに
より、ラッチ回路２１が起動して、内部バス１３に出力
された送信データをラッチする。
２７はリセットさ、れており、又各ラッチ回路２１、２
２にはデータがラッチされていない状態にする。ＣＰＬ
ｌｌｏは、最初の送信データを内部バス１３に出力し、
同時にコマンドをゲート制御部３０に出力する。これに
より、ラッチ回路２１が起動して、内部バス１３に出力
された送信データをラッチする。
このとき、ゲート制御部３０からの制御信号が状態制御
部２５に供給される。
部２５に供給される。
ここで、状！Ｉｌｌ！１部２５はＲＡＭ２０及びラッチ
回路２２の各記憶状態を監視しており、両方ともにデー
タが記憶されていないため、出力用のラッチ回路２２を
起動させる。これにより、ラッチ回路２２には、ラッチ
回路２１にラッチされた送信データがラッチされること
になる。このような動作により、第２図（Ｃ）に示す太
線のようにデータが転送されることになる。この場合で
は、外部装置１２が常にデータの受信を行なうことがで
きる状態であり、データが転送される毎にラッチ回路２
２は次の送信データをラッチできる状態である。
回路２２の各記憶状態を監視しており、両方ともにデー
タが記憶されていないため、出力用のラッチ回路２２を
起動させる。これにより、ラッチ回路２２には、ラッチ
回路２１にラッチされた送信データがラッチされること
になる。このような動作により、第２図（Ｃ）に示す太
線のようにデータが転送されることになる。この場合で
は、外部装置１２が常にデータの受信を行なうことがで
きる状態であり、データが転送される毎にラッチ回路２
２は次の送信データをラッチできる状態である。
次に、外部装置１２の受信能力が限定されていたり、受
信開隔が変動する場合を想定する。ＣＰＬｌｌＧから送
信データが出力されて、ラッチ回路２１にラッチされた
とする。状態制御部２５はラッチ回路２２にデータがラ
ッチされていることを検知すると、ラッチ回路２１内の
データをＲＡＭ２０に一時格納する制御を行なう。即ち
、状態制御部２５は、書込みアドレス力うンタ２６を起
動させて、セレクタ回路２９及びＲＡＭ２０の書込みｌ
ｌ］Ｉｌｌ信号をイネーブル状態にする。これにより、
カウンタ２６から書込みアドレスが出力されて、その書
込みアドレスがセレクタ回路２９からＲＡＭ２０に出力
される。ラッチ回路２１からのデータは、前記のように
設定された書込みアドレスのＲＡＭ２Ｇの記憶エリアに
格納され竜 る。この後、書込みアドレスカウンタ２６は、データが
ＲＡ Ｍ ２Ｇに格納される毎にカウンタアップする。
信開隔が変動する場合を想定する。ＣＰＬｌｌＧから送
信データが出力されて、ラッチ回路２１にラッチされた
とする。状態制御部２５はラッチ回路２２にデータがラ
ッチされていることを検知すると、ラッチ回路２１内の
データをＲＡＭ２０に一時格納する制御を行なう。即ち
、状態制御部２５は、書込みアドレス力うンタ２６を起
動させて、セレクタ回路２９及びＲＡＭ２０の書込みｌ
ｌ］Ｉｌｌ信号をイネーブル状態にする。これにより、
カウンタ２６から書込みアドレスが出力されて、その書
込みアドレスがセレクタ回路２９からＲＡＭ２０に出力
される。ラッチ回路２１からのデータは、前記のように
設定された書込みアドレスのＲＡＭ２Ｇの記憶エリアに
格納され竜 る。この後、書込みアドレスカウンタ２６は、データが
ＲＡ Ｍ ２Ｇに格納される毎にカウンタアップする。
このような動作により、１２図（ａ）に示す太線のよう
にデータが転送されることになる。
にデータが転送されることになる。
前記のような状態において、外部装置１２からデータ転
送の要求がインターフェース制種部２３に出力されると
、インターフェース制御部２３からその要求信号が状態
制御部２５へ出力される。状態制御部２５は、ラッチ回
路２２を制御してラッチ回路２２内のデータを外部装置
１２へ転送させる。この後、インターフェース制御部２
３は、次のデータ転送の要求を状態制御部２５に出力す
る。状態制御部２５は、読出しアドレスカウンタ２７を
起動させて、セレクタ回路２９及びＲＡＭ２０の読出し
制御信号をイネーブル状態にする。これにより、カウン
タ２７から読出しアドレスが出力されて、その読出しア
ドレスがセレクタ回路２９からＲＡＭ２Ｇに出力される
。このＲＡＭ２０から読出されたデータはラッチ回路２
２にラッチされて、この後に読出しカウンタ２７がカウ
ントアツプする。このような動作により、第２図（ｂ）
に示す太線のようにデータが転送されることになる。
送の要求がインターフェース制種部２３に出力されると
、インターフェース制御部２３からその要求信号が状態
制御部２５へ出力される。状態制御部２５は、ラッチ回
路２２を制御してラッチ回路２２内のデータを外部装置
１２へ転送させる。この後、インターフェース制御部２
３は、次のデータ転送の要求を状態制御部２５に出力す
る。状態制御部２５は、読出しアドレスカウンタ２７を
起動させて、セレクタ回路２９及びＲＡＭ２０の読出し
制御信号をイネーブル状態にする。これにより、カウン
タ２７から読出しアドレスが出力されて、その読出しア
ドレスがセレクタ回路２９からＲＡＭ２Ｇに出力される
。このＲＡＭ２０から読出されたデータはラッチ回路２
２にラッチされて、この後に読出しカウンタ２７がカウ
ントアツプする。このような動作により、第２図（ｂ）
に示す太線のようにデータが転送されることになる。
ここで、各カウンタ２６．２７から出力される各カウン
ト値は、コンパレータ２８に供給されている。
ト値は、コンパレータ２８に供給されている。
このコンパレータ２８は、各カウント値が一致すると、
−数倍号Ｅを出力する。即ち、ＲＡＭ２０に書込まれた
データと読出されたデータとが一致すれば、コンパレー
タ２８から一数倍号Ｅが出力される。
−数倍号Ｅを出力する。即ち、ＲＡＭ２０に書込まれた
データと読出されたデータとが一致すれば、コンパレー
タ２８から一数倍号Ｅが出力される。
この−数倍＠Ｅは状態制御部２５及びアンド回路３２へ
出力されるため、状１１１ＪＩＤ部２５はＲＡＭ２０か
ら全てのデータが外部装置１２へ転送されたことを検
−知する。ｃ ｐ ｕ ｉｏｗ、一連のデータブロック
の処理を終了すると、コマンドをゲート制御部３０へ出
力する。これにより、ゲート制御部３０からの制御信号
で７リツプ７０ツブ３１がセットされる。このため、ア
ンド回路３２には指示信号Ｑ及び前記−数倍号Ｅが入力
されるため、アンド回路３２かうデータ転送終了信号■
がＣＰ ｔＪ １０へ割込み信号として出力される。
出力されるため、状１１１ＪＩＤ部２５はＲＡＭ２０か
ら全てのデータが外部装置１２へ転送されたことを検
−知する。ｃ ｐ ｕ ｉｏｗ、一連のデータブロック
の処理を終了すると、コマンドをゲート制御部３０へ出
力する。これにより、ゲート制御部３０からの制御信号
で７リツプ７０ツブ３１がセットされる。このため、ア
ンド回路３２には指示信号Ｑ及び前記−数倍号Ｅが入力
されるため、アンド回路３２かうデータ転送終了信号■
がＣＰ ｔＪ １０へ割込み信号として出力される。
このようにして、一連のデータブロックの転送が実行さ
れることになる。この場合、ＣＰ Ｕ １０から出力さ
れたデータが外部装置１２へ転送される際、ＣＰ Ｕ
１Ｇは直接転送処理に関与せず又内部バス１３も使用可
能である。このため、ＣＰＬＪｌｏは、動作を停止する
ことなくデータ処理を実行することが可能である。ざら
に、状態制御部２５の制御により、ＣＰＬＪｌｏが最初
にデータを処理した時点から、各送信データ毎に転送す
ることができる。したがって、ｃｐｕｉｏが転送用の一
連のデータブロックの処理を終了するまで、データ転送
の実行を待機することを不要できることになり、従来の
ＤＭＡ方式と比較して大幅にデータ転送効率を向上する
ことができる。
れることになる。この場合、ＣＰ Ｕ １０から出力さ
れたデータが外部装置１２へ転送される際、ＣＰ Ｕ
１Ｇは直接転送処理に関与せず又内部バス１３も使用可
能である。このため、ＣＰＬＪｌｏは、動作を停止する
ことなくデータ処理を実行することが可能である。ざら
に、状態制御部２５の制御により、ＣＰＬＪｌｏが最初
にデータを処理した時点から、各送信データ毎に転送す
ることができる。したがって、ｃｐｕｉｏが転送用の一
連のデータブロックの処理を終了するまで、データ転送
の実行を待機することを不要できることになり、従来の
ＤＭＡ方式と比較して大幅にデータ転送効率を向上する
ことができる。
［発明の効果］
以上詳述したように本発明によれば、特に外部装冒ヘデ
ータを転送する場合、ＣＰＵの処理効率を低下させるこ
となく、しかも最初のデータ処理の時点から各送信デー
タの転送を実行することが可能である。したがって、デ
ータ転送を効率的にかつ高速に行なうことができ、しか
もＣＰＵの転送処理に対する負荷を大幅に軽減できるも
のである。
ータを転送する場合、ＣＰＵの処理効率を低下させるこ
となく、しかも最初のデータ処理の時点から各送信デー
タの転送を実行することが可能である。したがって、デ
ータ転送を効率的にかつ高速に行なうことができ、しか
もＣＰＵの転送処理に対する負荷を大幅に軽減できるも
のである。
第１図は本発明の一実施例に係わる構成を示すブロック
図、第２図（ａ）乃至（Ｃ）はそれぞれ同実施例の動作
を説明するためのブロック図、第３図は従来のＤＭＡ方
式の動作を説明するためのブロック図である。 １０・・・ＣＰｔＪ、１２・・・外部装置、１３・・・
内部バス、２０・・・ＲＡＭ、２１．２２・・・ラッチ
回路、２５・・・状態制御部、２６・・・書込みアドレ
スカウンタ、２７・・・読出しアドレスカウンタ、２８
・・・コンパレータ、２９・・・セレクタ回路。 出願人代理人 弁理士 鈴 江 武 彦を 第３［
図、第２図（ａ）乃至（Ｃ）はそれぞれ同実施例の動作
を説明するためのブロック図、第３図は従来のＤＭＡ方
式の動作を説明するためのブロック図である。 １０・・・ＣＰｔＪ、１２・・・外部装置、１３・・・
内部バス、２０・・・ＲＡＭ、２１．２２・・・ラッチ
回路、２５・・・状態制御部、２６・・・書込みアドレ
スカウンタ、２７・・・読出しアドレスカウンタ、２８
・・・コンパレータ、２９・・・セレクタ回路。 出願人代理人 弁理士 鈴 江 武 彦を 第３［
Claims (1)
- データ処理手段から所定の外部装置へのデータ転送の制
御を行なうデータ転送制御方式において、前記データ処
理手段から出力された転送待ちデータを記憶するバッフ
ァメモリと、このバッファメモリに前記転送待ちデータ
を記憶する際にそのデータの格納先を指示する書込みア
ドレスを設定する書込みアドレス設定手段と、前記外部
装置からデータの読込み要求がなされると前記バッファ
メモリから前記転送待ちデータを読出す際の読出しアド
レスを設定する読出しアドレス設定手段と、前記バッフ
ァメモリ内の前記転送待ちデータの有無の状態に応じて
転送待ちデータの書込みまたは読出し要求時に前記バッ
ファメモリ、書込みアドレス設定手段及び読出しアドレ
ス設定手段の各動作を制御し前記外部装置へのデータ転
送を実行させる制御手段とを具備してなることを特徴と
するデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25303584A JPS61131154A (ja) | 1984-11-30 | 1984-11-30 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25303584A JPS61131154A (ja) | 1984-11-30 | 1984-11-30 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131154A true JPS61131154A (ja) | 1986-06-18 |
Family
ID=17245572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25303584A Pending JPS61131154A (ja) | 1984-11-30 | 1984-11-30 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282339A (ja) * | 1988-09-20 | 1990-03-22 | Fujitsu Ltd | スタック方式 |
-
1984
- 1984-11-30 JP JP25303584A patent/JPS61131154A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282339A (ja) * | 1988-09-20 | 1990-03-22 | Fujitsu Ltd | スタック方式 |
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