JPS6182264A - Ｄｍａ転送システム - Google Patents
Ｄｍａ転送システムInfo
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- JPS6182264A JPS6182264A JP20512384A JP20512384A JPS6182264A JP S6182264 A JPS6182264 A JP S6182264A JP 20512384 A JP20512384 A JP 20512384A JP 20512384 A JP20512384 A JP 20512384A JP S6182264 A JPS6182264 A JP S6182264A
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- dma
- memory
- cpu
- dma transfer
- dma controller
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
肢術分互
本発明はデータ転送システムに係り、特にＣＰＵの制御
を離れてＤＭＡによるデータ転送を行なわせるＤＭＡ転
送システムに関する。
を離れてＤＭＡによるデータ転送を行なわせるＤＭＡ転
送システムに関する。
鉋来皮権
従来、第５図に示すように、１つのバスラインＢＵＳに
Ｃ，ＰＵｌ、Ｉ／Ｏ装置２、メモリ３およびＤＭＡコン
トローラ４が接続されたシステムにあって、ＣＰＵＩの
制御を離れてＤＭＡコントローラ４の管理下でＩ／Ｏ装
置２とメモリ３との間でＤＭＡによるデータ転送を行な
わせる際、そのＤＭＡ転送中はバスラインＢＵＳが占有
されてしまうためにその間ＣＰＵＩは所定のプログラム
による処理を実行することができないものになってその
処理効率が低下してしまっている。またＣＰＵ１はＤＭ
Ａ転送中は所定のプログラム処理を中断し、ＤＭＡ転送
の完了をまってそのプログラム処理を再開することにな
るが、従来ではＣＰＵＩにおいてＤＭＡ転送の進行状況
を何ら把握することができないものになっている。
Ｃ，ＰＵｌ、Ｉ／Ｏ装置２、メモリ３およびＤＭＡコン
トローラ４が接続されたシステムにあって、ＣＰＵＩの
制御を離れてＤＭＡコントローラ４の管理下でＩ／Ｏ装
置２とメモリ３との間でＤＭＡによるデータ転送を行な
わせる際、そのＤＭＡ転送中はバスラインＢＵＳが占有
されてしまうためにその間ＣＰＵＩは所定のプログラム
による処理を実行することができないものになってその
処理効率が低下してしまっている。またＣＰＵ１はＤＭ
Ａ転送中は所定のプログラム処理を中断し、ＤＭＡ転送
の完了をまってそのプログラム処理を再開することにな
るが、従来ではＣＰＵＩにおいてＤＭＡ転送の進行状況
を何ら把握することができないものになっている。
特にメモリ３をＣＰＵＩとＤＭＡコントローラ４とで共
有する場合、ＤＭＡ転送中はＣＰＵＩはその共有メモリ
３をアクセスすることができないものになっており、そ
の待ち時間だけＣＰ Ｕ ］とメモリ３との間における
データ転送が遅くなってしまっている。
有する場合、ＤＭＡ転送中はＣＰＵＩはその共有メモリ
３をアクセスすることができないものになっており、そ
の待ち時間だけＣＰ Ｕ ］とメモリ３との間における
データ転送が遅くなってしまっている。
豆乳
本発明は以上の点を考慮してなされたもので、第１の目
的として、ＤＭＡ転送中にあってもＣＰＵによるプログ
ラム処理を実行することができるとともに、ＣＰＵにお
いてＤ ＩＶＩ Ａ転送の進行状況を把握することがで
きるようレニしたＤＭＡ転送システムを提供するもので
ある。
的として、ＤＭＡ転送中にあってもＣＰＵによるプログ
ラム処理を実行することができるとともに、ＣＰＵにお
いてＤ ＩＶＩ Ａ転送の進行状況を把握することがで
きるようレニしたＤＭＡ転送システムを提供するもので
ある。
また本発明は、第２の目的として、ＤＭＡ転送中にあっ
てもＣＰＵにおいてＤＭＡコントローラとの共有メモリ
をアクセスすることができるようにしたＤＭＡ転送シス
テムを提供するものである。
てもＣＰＵにおいてＤＭＡコントローラとの共有メモリ
をアクセスすることができるようにしたＤＭＡ転送シス
テムを提供するものである。
貰戊
本発明によるＤＭＡ転送システムにあっては。
第１の目的達成のため、バスラインをＣＰＵ側とＤＭＡ
コン１−ローラ側とに分離してデータの衝突を防止する
手段と、ＤＭＡコンＩ−ローラによるメモリアドレスを
ＣＰＵに取り込ませる手段とを設けるようにしたもので
ある。
コン１−ローラ側とに分離してデータの衝突を防止する
手段と、ＤＭＡコンＩ−ローラによるメモリアドレスを
ＣＰＵに取り込ませる手段とを設けるようにしたもので
ある。
また本発明によるＤＭＡ転送システムにあっては、第２
の目的達成のため、データの衝突を防止するためのバス
ライン分離手段および共有メモリのストローブ信号ライ
ン分離手段と、ＣＰ ＴＪとＤＭＡコントローラとが共
有メモリをそれぞれアクセスするタイミングを制御する
手段とを設けるようにしたものである。
の目的達成のため、データの衝突を防止するためのバス
ライン分離手段および共有メモリのストローブ信号ライ
ン分離手段と、ＣＰ ＴＪとＤＭＡコントローラとが共
有メモリをそれぞれアクセスするタイミングを制御する
手段とを設けるようにしたものである。
以下、添付図面を参照して本発明の一実施例について詳
述する。
述する。
３一
本発明によるＤＭＡ転送システムにあっては、第１図に
示すように、１つのバスラインＢＵＳにＣＰＵ１、Ｉ／
Ｏ装置２、メモリ３およびＤＭＡコントローラ４が接続
されたシステムにあって、バスラインＢＵＳをＣＰＵ１
側とＤＭＡコントローラ４側とに分難するバッファ５と
、ＤＭＡコントローラ４からバスラインＢＵＳを通して
メモリ３に出されるアドレス情報を保持するラッチ６と
を設けることによって構成されている。なおりＭＡコン
トローラ４からメモリ３に出されるアドレス情報は、Ｄ
ＭＡコントローラ４の制御下においてＩ／Ｏ装置２とメ
モリ３との間で例えばバイト単位によるデータ転送が行
なわれるたびに、そのときのメモリアドレス情報がＤＭ
Ａコントローラ４から出されるアドレスストローブ信号
ＡＳＴＢに応じてラッチ６に逐次更新しながら保持され
るようになっている。
示すように、１つのバスラインＢＵＳにＣＰＵ１、Ｉ／
Ｏ装置２、メモリ３およびＤＭＡコントローラ４が接続
されたシステムにあって、バスラインＢＵＳをＣＰＵ１
側とＤＭＡコントローラ４側とに分難するバッファ５と
、ＤＭＡコントローラ４からバスラインＢＵＳを通して
メモリ３に出されるアドレス情報を保持するラッチ６と
を設けることによって構成されている。なおりＭＡコン
トローラ４からメモリ３に出されるアドレス情報は、Ｄ
ＭＡコントローラ４の制御下においてＩ／Ｏ装置２とメ
モリ３との間で例えばバイト単位によるデータ転送が行
なわれるたびに、そのときのメモリアドレス情報がＤＭ
Ａコントローラ４から出されるアドレスストローブ信号
ＡＳＴＢに応じてラッチ６に逐次更新しながら保持され
るようになっている。
しかしてとのように構成されたものでは、ＤＭＡコント
ローラ４の制御下におけるＩ／Ｏ装置２とメモリ３との
間でのＤＭＡ転送中にＣＰＵＩが所定のプログラムによ
る処理（例えば他のＩ／Ｏ装置７との間におけるデータ
のやりとりや演算処理など）を実行してもバッファ５に
より各データがバスラインＢＵＳにおいて衝突すること
がなく、ＣＰＵ１とＩ／Ｏ装置２、メモリ３およびＤＭ
Ａコンｌ−ローラ４とが互いに競合することなくそれぞ
れの動作を行なわせることができるようになる。
ローラ４の制御下におけるＩ／Ｏ装置２とメモリ３との
間でのＤＭＡ転送中にＣＰＵＩが所定のプログラムによ
る処理（例えば他のＩ／Ｏ装置７との間におけるデータ
のやりとりや演算処理など）を実行してもバッファ５に
より各データがバスラインＢＵＳにおいて衝突すること
がなく、ＣＰＵ１とＩ／Ｏ装置２、メモリ３およびＤＭ
Ａコンｌ−ローラ４とが互いに競合することなくそれぞ
れの動作を行なわせることができるようになる。
またＤＭＡ転送中でもｃｐｕｉは自由に動作することが
できるので、ＣＰＵＩはＤＭＡ転送中にチップセレクト
信号Ｃ８をラッチ６に与えてその保持内容すなわちＤＭ
Ａ転送時のアドレス情報を読み取り、そのアドレス内容
によってＤＭＡ転送の進行状況を知ることができるよう
になる。
できるので、ＣＰＵＩはＤＭＡ転送中にチップセレクト
信号Ｃ８をラッチ６に与えてその保持内容すなわちＤＭ
Ａ転送時のアドレス情報を読み取り、そのアドレス内容
によってＤＭＡ転送の進行状況を知ることができるよう
になる。
しかしてＣＰＵＩはラッチ６の保持内容を取り込むこと
によりＤＭＡ転送が正常に動作しているか否かを検知す
ることができ、またＤＭＡ転送の進み具合を知ることに
よりそれが未だ続くのか、まもなく終了する のかをみ
て他の処理を行なわせることができるか否かの適切な判
断をなすことができるようになる。すなわち、ＤＭＡ転
送の開始アドレスが０番地でその終了アドレスが５０番
地（ＨＥＸ）とした場合、ＣＰＵＩは現在ラッチ６から
取り込んだアドレス情報から残りのＤＭＡ転送によるデ
ータ量を知ることができ、その検知した残りのデータ量
が多いか少ないかをみたうえで例えば他の処理を開始す
るかそのＤＭＡ転送の終了を待つかの判断をなすことが
できる。したがって、ＤＭＡ転送中におけるＣＰＵ１の
動作を有効に行なわせることができるようになる。
によりＤＭＡ転送が正常に動作しているか否かを検知す
ることができ、またＤＭＡ転送の進み具合を知ることに
よりそれが未だ続くのか、まもなく終了する のかをみ
て他の処理を行なわせることができるか否かの適切な判
断をなすことができるようになる。すなわち、ＤＭＡ転
送の開始アドレスが０番地でその終了アドレスが５０番
地（ＨＥＸ）とした場合、ＣＰＵＩは現在ラッチ６から
取り込んだアドレス情報から残りのＤＭＡ転送によるデ
ータ量を知ることができ、その検知した残りのデータ量
が多いか少ないかをみたうえで例えば他の処理を開始す
るかそのＤＭＡ転送の終了を待つかの判断をなすことが
できる。したがって、ＤＭＡ転送中におけるＣＰＵ１の
動作を有効に行なわせることができるようになる。
その際、例えばＣＰＵＩがＤＭＡ転送中にメモリ３に既
に書き込まれているデータを取り込む場合、ＣＰＵＩは
ラッチ６から読み取ったアドレス情報によりＤ Ｍ Ａ
転送がどこまで進んだかを知り。
に書き込まれているデータを取り込む場合、ＣＰＵＩは
ラッチ６から読み取ったアドレス情報によりＤ Ｍ Ａ
転送がどこまで進んだかを知り。
そのＤ ’Ｍ Ａ転送が完了する前にメモリ３に記憶さ
れているデータのパイ１〜数を割算してその分をメモリ
３から読み出すようにすることができる。−例として、
メモリアドレスが０ＯＯＯＨから始まるとし、現在ＤＭ
Ａ転送がアドレス００１． ＯＴ−Ｔまで進んだとする
と、そのときメモリ３には１６バイト分のデータが書き
込まれたことになり、ＣＰＵ１はその既にメモリ３に書
き込まれた１６バイト分のデータを取り込むことができ
るようになる。
れているデータのパイ１〜数を割算してその分をメモリ
３から読み出すようにすることができる。−例として、
メモリアドレスが０ＯＯＯＨから始まるとし、現在ＤＭ
Ａ転送がアドレス００１． ＯＴ−Ｔまで進んだとする
と、そのときメモリ３には１６バイト分のデータが書き
込まれたことになり、ＣＰＵ１はその既にメモリ３に書
き込まれた１６バイト分のデータを取り込むことができ
るようになる。
なおその場合、ＣＰＵＩは現在ＤＭＡ転送中のデータ以
外の記憶データをメモリ３から読み出すことができるこ
とはいうまでもない。
外の記憶データをメモリ３から読み出すことができるこ
とはいうまでもない。
以下、ＣＰＵＩとＤＭＡコン１−ローラ４とで共有する
メモリ３をＤＭＡ転送中にあってもＣＰＵ１がアクセス
することができるようにした実施例について、第２図と
ともに詳述する。
メモリ３をＤＭＡ転送中にあってもＣＰＵ１がアクセス
することができるようにした実施例について、第２図と
ともに詳述する。
ここではＣＰＵＩとＤＭＡコントローラ４の何れからも
メモリ３をアクセスすることができるようにしたもので
、メモリ３を境としてＣＰＵＩ側のデータバスラインと
ＤＭＡコントローラ４側のデータバスラインとにそれぞ
れ分離するバッファ８およびバッファ９と、同じくＣＰ
Ｕ１側のアドレスバスラインとＤＭＡコントローラ４側
のアドレスバスラインとにそれぞれ分離するラッチ／Ｏ
およびラッチ１１と、同じ＜ＣＰＵ１側のリードＲＤ、
ライ１−ＷＲのストローブ信号ラインとＤＭＡコントロ
ーラ４側のメモリリードＭＲＤ、メモリライ１〜ＭＷＲ
のストローブ信号ラインとにそれぞれ分離するバッファ
１２およびバッファ１３と、ＣＰＵＩ、ＤＭＡコンｉ〜
ローラ４の各ＲＥＡＤＹ端子およびバッファ８．９．１
２．１３、ラッチ／Ｏ．１１の各イネーブル端子にそれ
ぞれ与える信号のタイミング制御を行なう制御回路１４
とを設けることによって構成されている。図中、１５は
ＣＰＵＩ側にマルチバスラインＭ−ｒ３Ｕｓにより接続
されたシステムメモリを示している。
メモリ３をアクセスすることができるようにしたもので
、メモリ３を境としてＣＰＵＩ側のデータバスラインと
ＤＭＡコントローラ４側のデータバスラインとにそれぞ
れ分離するバッファ８およびバッファ９と、同じくＣＰ
Ｕ１側のアドレスバスラインとＤＭＡコントローラ４側
のアドレスバスラインとにそれぞれ分離するラッチ／Ｏ
およびラッチ１１と、同じ＜ＣＰＵ１側のリードＲＤ、
ライ１−ＷＲのストローブ信号ラインとＤＭＡコントロ
ーラ４側のメモリリードＭＲＤ、メモリライ１〜ＭＷＲ
のストローブ信号ラインとにそれぞれ分離するバッファ
１２およびバッファ１３と、ＣＰＵＩ、ＤＭＡコンｉ〜
ローラ４の各ＲＥＡＤＹ端子およびバッファ８．９．１
２．１３、ラッチ／Ｏ．１１の各イネーブル端子にそれ
ぞれ与える信号のタイミング制御を行なう制御回路１４
とを設けることによって構成されている。図中、１５は
ＣＰＵＩ側にマルチバスラインＭ−ｒ３Ｕｓにより接続
されたシステムメモリを示している。
このように構成されたものにあって、いまＤＭＡコント
ローラ４を介して■／○装置２とメモリ３との間におけ
るＤＭＡ転送時に、ＤＭＡコントローラ４から制御回路
１４にメモリアクセス信号ＡＣＣ］が出される。それに
応じて制御回路１４はＤＭＡコントローラ４のＲＥＡＤ
Ｙ信号を解除するとともに、ＤＭＡコントローラ４側の
各バッファ９．１３およびラッチ１１にそれぞれイネー
ブル信号を与えてそれらを動作状態にする。同時に制御
回路１４はＣＰＵＩにＲＥＡＤＹ信号を与えてＣＰＵＩ
を待機状態にするとともに、ＣＰＵ１側の各バッファ８
．１２およびラッチ／Ｏの各イネーブル信号を解除して
それらを不動作状態にする。このＣＰＵＩのＲＥＡＤＹ
状態およびバラ、ファ８．１２およびラッチ／Ｏの各デ
ィネーブル状態は１バイト分のＤＭＡ転送が終了するま
で保持される。
ローラ４を介して■／○装置２とメモリ３との間におけ
るＤＭＡ転送時に、ＤＭＡコントローラ４から制御回路
１４にメモリアクセス信号ＡＣＣ］が出される。それに
応じて制御回路１４はＤＭＡコントローラ４のＲＥＡＤ
Ｙ信号を解除するとともに、ＤＭＡコントローラ４側の
各バッファ９．１３およびラッチ１１にそれぞれイネー
ブル信号を与えてそれらを動作状態にする。同時に制御
回路１４はＣＰＵＩにＲＥＡＤＹ信号を与えてＣＰＵＩ
を待機状態にするとともに、ＣＰＵ１側の各バッファ８
．１２およびラッチ／Ｏの各イネーブル信号を解除して
それらを不動作状態にする。このＣＰＵＩのＲＥＡＤＹ
状態およびバラ、ファ８．１２およびラッチ／Ｏの各デ
ィネーブル状態は１バイト分のＤＭＡ転送が終了するま
で保持される。
次に１バイト分のＤＭＡ転送が終了すると、ＤＭＡコン
トローラ４から制御回路１４に出されていたメモリアク
セス信号ＡＣＣ１が解除され、それに応じて制御回路１
４はＣＰＵ１のＲＥＡＤＹ信号を解除してＣＰＵ１を動
作状態にするとともに、ＣＰＵＩ側の各バッファ８．１
２およびラッチＩＯにそれぞれイネーブル信号を与えて
それらを動作状態にする。そのとき、ＣＰＵＩから制御
回路１４にメモリアクセス信号ＡＣＣ２が出されると、
それに応じて制御回路１４はＤＭＡコントローラ４にＲ
ＥＡＤＹ信号を与えてＤＭＡコントローラ４を待機状態
にするとともに、ＤＭＡコントローラ４側の各バッファ
９．１３およびラッチ１１の各イネーブル信号を解除し
てそれらを不動作状態にする。このＤＭＡコントローラ
４のＲＥＡ、 Ｄ Ｙ状態およびバッファ９．１３およ
びラッチ１１の各ディネーブル状態はＣＰＵＩとメモリ
３との間における１バイ１へ分のデータ転送が終了する
まで保持される。なお１バイト分のＤＭＡ転送が終了し
たときＣＰＵＩからメモリアクセス信号ＡＣＣ２が出さ
れないときには、制御回路１４はＤＭＡコン１−ローラ
４からの次のメモリアクセス信号ＡＣＣＩを待って前述
と同様にＣＰＵＩを待機状態に、またＣＰＵＩ側の各バ
ッファ８．１２およびラッチ／Ｏをそれぞれ不動作状態
にして次の１バイト分のＤＭＡ転送を続けて行なわせる
ことになる。
トローラ４から制御回路１４に出されていたメモリアク
セス信号ＡＣＣ１が解除され、それに応じて制御回路１
４はＣＰＵ１のＲＥＡＤＹ信号を解除してＣＰＵ１を動
作状態にするとともに、ＣＰＵＩ側の各バッファ８．１
２およびラッチＩＯにそれぞれイネーブル信号を与えて
それらを動作状態にする。そのとき、ＣＰＵＩから制御
回路１４にメモリアクセス信号ＡＣＣ２が出されると、
それに応じて制御回路１４はＤＭＡコントローラ４にＲ
ＥＡＤＹ信号を与えてＤＭＡコントローラ４を待機状態
にするとともに、ＤＭＡコントローラ４側の各バッファ
９．１３およびラッチ１１の各イネーブル信号を解除し
てそれらを不動作状態にする。このＤＭＡコントローラ
４のＲＥＡ、 Ｄ Ｙ状態およびバッファ９．１３およ
びラッチ１１の各ディネーブル状態はＣＰＵＩとメモリ
３との間における１バイ１へ分のデータ転送が終了する
まで保持される。なお１バイト分のＤＭＡ転送が終了し
たときＣＰＵＩからメモリアクセス信号ＡＣＣ２が出さ
れないときには、制御回路１４はＤＭＡコン１−ローラ
４からの次のメモリアクセス信号ＡＣＣＩを待って前述
と同様にＣＰＵＩを待機状態に、またＣＰＵＩ側の各バ
ッファ８．１２およびラッチ／Ｏをそれぞれ不動作状態
にして次の１バイト分のＤＭＡ転送を続けて行なわせる
ことになる。
次にＣＰＵＩとメモリ３との間における】バイト分のデ
ータ転送が終了すると、ＣＰＵＩから制御回路１４に出
されていたメモリアクセス信号ＡＣＣ２が解除され、そ
れに応じて制御回路１４はＤＭＡコントローラ４のＲＥ
ＡＤＹ信号を解除してＤＭＡコントローラ４を動作状態
にするとともに、ＤＭＡコントローラ４側の各バッファ
９．１３およびラッチ１１にそれぞれイネーブル信号を
与えてそれらを動作状態にする。そのとき、ＤＭＡコン
トローラ４から制御回路１４にメモリアクセス信号ＡＣ
Ｃ１が出されると、それに応じて制御回路１４はＣＰＵ
１にＲＥＡＤＹ信号を与えてＣＰＵＩを待機状態にする
とともに、ＣＰＵＩ側の各バッファ８．１２およびラッ
チ／Ｏの各イネーブル信号を解除してそれらを不動作状
態にして１バイト分のＤＭＡ転送を行なわせる。なおＣ
ＰＵ１とメモリ３との間における１バイト分のデータ転
送が終了したときＤＭＡコントローラ４からメモリアク
セス信号ＡＣＣＩが出されないときには、制御回路１４
はＣＰＵ１からの次のメモリアクセス信号ＡＣＣ２を待
って前述と同様にＤＭＡコントローラ４を待機状態に、
またＤＭＡコン１−ローラ４側の各バッファ９．１３お
よびラッチ１１をそれぞれ不動作状態にして次の１バイ
ト分のデータ転送を続けて行なわせることになる。
ータ転送が終了すると、ＣＰＵＩから制御回路１４に出
されていたメモリアクセス信号ＡＣＣ２が解除され、そ
れに応じて制御回路１４はＤＭＡコントローラ４のＲＥ
ＡＤＹ信号を解除してＤＭＡコントローラ４を動作状態
にするとともに、ＤＭＡコントローラ４側の各バッファ
９．１３およびラッチ１１にそれぞれイネーブル信号を
与えてそれらを動作状態にする。そのとき、ＤＭＡコン
トローラ４から制御回路１４にメモリアクセス信号ＡＣ
Ｃ１が出されると、それに応じて制御回路１４はＣＰＵ
１にＲＥＡＤＹ信号を与えてＣＰＵＩを待機状態にする
とともに、ＣＰＵＩ側の各バッファ８．１２およびラッ
チ／Ｏの各イネーブル信号を解除してそれらを不動作状
態にして１バイト分のＤＭＡ転送を行なわせる。なおＣ
ＰＵ１とメモリ３との間における１バイト分のデータ転
送が終了したときＤＭＡコントローラ４からメモリアク
セス信号ＡＣＣＩが出されないときには、制御回路１４
はＣＰＵ１からの次のメモリアクセス信号ＡＣＣ２を待
って前述と同様にＤＭＡコントローラ４を待機状態に、
またＤＭＡコン１−ローラ４側の各バッファ９．１３お
よびラッチ１１をそれぞれ不動作状態にして次の１バイ
ト分のデータ転送を続けて行なわせることになる。
またＣＰＵＩによるメモリ３のアクセスによりＣＰＵ１
の内部メモリに所定の数バイト分のデータが蓄積される
ごとに、ＣＰＵＩはその内部メモリに蓄積された数バイ
ト分のデータをシステムメモリ１５にくり返し転送させ
る。
の内部メモリに所定の数バイト分のデータが蓄積される
ごとに、ＣＰＵＩはその内部メモリに蓄積された数バイ
ト分のデータをシステムメモリ１５にくり返し転送させ
る。
第３図に、ＤＭＡ転送が開始されてからメモリ３内のデ
ータがシステムメモリ１５に転送されるまでのタイムチ
ャートを従来と本発明との場合を比較して示している。
ータがシステムメモリ１５に転送されるまでのタイムチ
ャートを従来と本発明との場合を比較して示している。
図中Ｔ１はＤＭＡ転送に要する時間を、Ｔ２は従来方式
によりＤＭＡ転送完了後にＣＰＵＩによりメモリ３にＤ
ＭＡ転送されたデータをシステムメモリ１５に転送させ
るに要する時間を、Ｔ３は本発明の方式によりＣＰＵＩ
によりメモリ３にＤＭＡ転送されたデータをシステムメ
モリ１５に転送させるに要する時間をそれぞれ示してい
る。なお第３図中のＡ部分を第４図に拡大して示してい
る。図中■はＤＭＡコントローラ４による１バイト分の
ＤＡＭ転送時間を、■はＣＰＵ１による１バイト分のデ
ータ転送時間をそれぞれ示している。しかして本発明の
方式によれば従来に比較してその処理時間が期間Ｔ４だ
け短縮され、ＤＭＡ転送が開始されてからメモリ３内の
データがシステムメモリ１５に転送されるまでの処理を
効率良く行なわせることができるようになる。
によりＤＭＡ転送完了後にＣＰＵＩによりメモリ３にＤ
ＭＡ転送されたデータをシステムメモリ１５に転送させ
るに要する時間を、Ｔ３は本発明の方式によりＣＰＵＩ
によりメモリ３にＤＭＡ転送されたデータをシステムメ
モリ１５に転送させるに要する時間をそれぞれ示してい
る。なお第３図中のＡ部分を第４図に拡大して示してい
る。図中■はＤＭＡコントローラ４による１バイト分の
ＤＡＭ転送時間を、■はＣＰＵ１による１バイト分のデ
ータ転送時間をそれぞれ示している。しかして本発明の
方式によれば従来に比較してその処理時間が期間Ｔ４だ
け短縮され、ＤＭＡ転送が開始されてからメモリ３内の
データがシステムメモリ１５に転送されるまでの処理を
効率良く行なわせることができるようになる。
効退−
以上、本発明によるＤＭＡ転送システムにあっては、共
有バスラインをＣＰＵ側とＤＭＡコントローラ側とに分
離させるようにしていためにＤＭＡ転送中にあってもＣ
ＰＵによる他の処理を行なわせることができるとともに
、ＤＭＡコントローラによるメモリアドレスをＣＰＵに
取り込ませるようにしているためにＣＰＵにおいてＤＭ
Ａ転送の進み具合を知ってその間効率の良い他の処理を
行なわせることができるという優れた利点を有している
。
有バスラインをＣＰＵ側とＤＭＡコントローラ側とに分
離させるようにしていためにＤＭＡ転送中にあってもＣ
ＰＵによる他の処理を行なわせることができるとともに
、ＤＭＡコントローラによるメモリアドレスをＣＰＵに
取り込ませるようにしているためにＣＰＵにおいてＤＭ
Ａ転送の進み具合を知ってその間効率の良い他の処理を
行なわせることができるという優れた利点を有している
。
また本発明によるＤＭＡ転送システムにあっては、バス
ラインと共有メモリのストローブ信号ラインとをＣＰＵ
側とＤＭＡコントローラ側とに分離させるとともに、Ｃ
ＰＵとＤＭＡコントローラとが共有メモリをそれぞれア
クセスするタイミングを競合することがないように制御
するようにしているため、データ転送を効率良く行なわ
せることができるという優れた利点を有している。
ラインと共有メモリのストローブ信号ラインとをＣＰＵ
側とＤＭＡコントローラ側とに分離させるとともに、Ｃ
ＰＵとＤＭＡコントローラとが共有メモリをそれぞれア
クセスするタイミングを競合することがないように制御
するようにしているため、データ転送を効率良く行なわ
せることができるという優れた利点を有している。
第１図は本発明によるＤＭＡ転送システムの一実施例を
示すブロック構成図、第２図は本発明の他の実施例を示
すブロック構成図、第３図はＤＭＡ転送が開始されてか
らメモリ３内のデータがシステムメモリ１５に転送され
るまでの従来と本発明の場合とを比較するタイムチャー
ト、第４図は第３図中Ａ部分の拡大図、第５図は従来の
ＤＭＡ転送システムのブロック構成図である。 １・ＣＰＵ ２・・・■／○装置 ３・・メモリ ４
・・ＤＭＡコントローラ ５．８．９．１２．１３・・
バッファ ６．／Ｏ．１１・・・ラッチ １４・・・制
御回路 １５・・システムメモリ
示すブロック構成図、第２図は本発明の他の実施例を示
すブロック構成図、第３図はＤＭＡ転送が開始されてか
らメモリ３内のデータがシステムメモリ１５に転送され
るまでの従来と本発明の場合とを比較するタイムチャー
ト、第４図は第３図中Ａ部分の拡大図、第５図は従来の
ＤＭＡ転送システムのブロック構成図である。 １・ＣＰＵ ２・・・■／○装置 ３・・メモリ ４
・・ＤＭＡコントローラ ５．８．９．１２．１３・・
バッファ ６．／Ｏ．１１・・・ラッチ １４・・・制
御回路 １５・・システムメモリ
Claims (1)
- 【特許請求の範囲】 １、共有バスラインにＣＰＵ、Ｉ／Ｏ装置、メモリおよ
びＤＭＡコントローラが接続され、ＤＭＡコントローラ
の制御下でＩ／Ｏ装置とメモリとの間でＤＭＡによるデ
ータ転送を行なわせるシステムにあって、共有バスライ
ンをＣＰＵ側とＤＭＡコントローラ側とに分離する手段
と、ＤＭＡコントローラによるメモリアドレスをＣＰＵ
に取り込ませる手段とを設けるようにしたＤＭＡ転送シ
ステム。 ２、共有バスラインにＣＰＵ、Ｉ／Ｏ装置、メモリおよ
びＤＭＡコントローラが接続され、ＤＭＡコントローラ
の制御下でＩ／Ｏ装置とメモリとの間でＤＭＡによるデ
ータ転送を行なわせるシステムにあって、共有バスライ
ンをＣＰＵ側とＤＭＡコントローラ側とに分離する手段
と、ＣＰＵおよびＤＭＡコントローラからメモリにそれ
ぞれ出されるストローブ信号ラインを分離する手段と、
ＣＰＵとＤＭＡコントローラとがメモリをそれぞれアク
セスするタイミングを制御する手段とを設けるようにし
たＤＭＡ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20512384A JPS6182264A (ja) | 1984-09-28 | 1984-09-28 | Ｄｍａ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20512384A JPS6182264A (ja) | 1984-09-28 | 1984-09-28 | Ｄｍａ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182264A true JPS6182264A (ja) | 1986-04-25 |
Family
ID=16501803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20512384A Pending JPS6182264A (ja) | 1984-09-28 | 1984-09-28 | Ｄｍａ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182264A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148265A (ja) * | 1990-10-08 | 1992-05-21 | Fujitsu Ltd | データ処理装置 |
-
1984
- 1984-09-28 JP JP20512384A patent/JPS6182264A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148265A (ja) * | 1990-10-08 | 1992-05-21 | Fujitsu Ltd | データ処理装置 |
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