JPH1195812A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 プログラマブルコントローラに関し、共有メ
モリの容量低減とスレーブ処理装置による実行時間を確
保すること。 【解決手段】 プログラマブルコントローラは、並列バ
スＢｓを介して複数のスレーブ装置１を接続されたマス
タ装置１００を備える。スレーブ装置１は、所定のプロ
グラムに基づいたデータアクセス要求に対する処理を実
行中に送出された一括リフレッシュ要求は、当該実行が
終了するまでの時間保留される。そして、この実行が終
了してから、保留した一括リフレッシュ要求に基づき次
のデータアクセス要求に対する処理を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプログラマブルコン
トローラに関し、共有メモリを用いて並列バスによりマ
スタ処理装置とのデータのやり取りを行うＣＰＵを内蔵
するスレーブ処理装置を有するプログラマブルコントロ
ーラに関する。

【０００２】

【従来の技術】まず、プログラマブルロジックコントロ
ーラ（ＰＬＣ）における並列バスインターフェース制御
の本願発明に関連する技術の概要について説明する。な
お以下では、プログラマブルロジックコントローラを単
にプログラマブルコントローラ、またはＰＬＣと称す
る。

【０００３】図５は従来のプログラマブルコントローラ
の一構成例を概略的に示すブロック図である。

【０００４】図５のＰＬＣ本体には、マスタ処理装置
（ＰＬＣプロセッサ）１００、メモリ部１５０，複数の
スレーブ処理装置２００，２１０……等が備えられてい
る。メモリ部１５０にはユーザプログラムやデータが格
納され、各処理装置は並列バスＢｓにより接続されてい
る。マスタ処理装置１００は、スレーブ処理装置２０
０，２１０等を介して、入出力データアクセス処理部
（図示せず）による外部の制御対象機器等へのアクセス
を行い、上記プログラムに基づくシーケンス制御を実行
する。

【０００５】図６はプログラマブルコントローラによる
１スキャンの処理の流れを示す図である。

【０００６】１スキャンにより、入力データアクセス処
理とユーザプログラムシーケンス処理と出力データアク
セス処理と一括リフレッシュ要求を順次実行し、このス
キャンを繰り返し行う。データアクセスとは起動、停
止、データ変更等の指令であり、一括リフレッシュとは
データアクセス後にこれらの指令を有効とするための指
令である。

【０００７】マスタ処理装置１００からの各スレーブ処
理装置に対する一括リフレッシュ要求について、図５と
図６を参照して説明する。

【０００８】マスタ処理装置１００の入出力データアク
セス処理部により、並列バスＢｓに接続される全てのス
レーブ処理装置に対して１スキャン毎に一括リフレッシ
ュ要求を発行する。外部の制御対象機器等から情報を入
力されるスレーブ処理装置２００は、一括リフレッシュ
要求を受けた段階で外部からの入力情報を一旦スレーブ
処理装置２００の内部に保持する。

【０００９】一方、情報を出力するスレーブ処理装置２
１０は、まずマスタ処理装置１００から書き込まれたデ
ータを一旦スレーブ処理装置２１０内部に保持してお
き、マスタ処理装置１００は書き込みデータの正当性を
確認した後、一括リフレッシュ要求を発行する。スレー
ブ処理装置２１０は、一括リフレッシュ処理によりデー
タを出力情報として外部に出力することにより、外部入
出力タイミングの同期化と、ノイズ環境下での使用にお
けるマスタ／スレーブ間のデータの信頼性を確保してい
た。

【００１０】また、図６の通り一括リフレッシュ要求は
１スキャンに１回しか発行されないため、マスタ処理装
置１００がユーザプログラムにより入出力情報を処理す
るタイミングと、スレーブ処理装置２１０が一括リフレ
ッシュ要求により実際に外部入出力情報を取り込むタイ
ミングには、必ず時間差が生じる。

【００１１】これを解決するため、マスタ処理装置が入
出力データアクセス毎に一括リフレッシュ要求を発行す
る処理方法（以下、ダイレクトアクセスという）によ
り、マスタ／スレーブ間において、時間差の少ない入出
力情報を得ることができる。

【００１２】ところで、外部通信機能や、アナログ電圧
／電流入出力機器など、比較的高機能・高速度な処理を
要求されるスレーブ処理装置では、これらの処理をマス
タ処理装置から並列バスを介して行うことは難しい。

【００１３】そこで、スレーブ処理装置にＣＰＵを内蔵
し、スレーブ処理装置の内部でも処理を行わせ、マスタ
／スレーブ間にて処理の分担を図るように構成した図７
のようなプログラマブルコントローラがある。

【００１４】図７に２５０で示すスレーブ処理装置はＣ
ＰＵ５を内蔵し、並列バスＢｓのマスタ処理装置１００
とのインターフェースをとるために、並列バスインター
フェース専用ＬＳＩ等で構成されるＤＭＡコントローラ
２５４を用いた構成としている。これにより、スレーブ
処理装置２５０内部のＣＰＵ５が並列バス処理を意識す
ることなく内部処理を実行するこことができる。なお、
７はＲＡＭ／ＲＯＭ等のメモリデバイスである。

【００１５】しかし、ＣＰＵ５、ＤＭＡコントローラ２
５４、並列バスインターフェース用ＲＡＭの他に周辺回
路２５８まで含む必要があり、スレーブ処理装置２５０
内部の部品点数が多くなるため、プリント基板の小型化
とコストダウンには不利であった。

【００１６】このため、プリント基板の小型化とコスト
ダウンに有利な構成の、図７に２６０で示すスレーブ処
理装置が提案されている。

【００１７】このスレーブ処理装置２６０では、ＣＰＵ
５が並列バス処理と内部処理の両方を一手に実行し、並
列バスとのバスインターフェスにＤＰＲＡＭ（デュアル
ポートＲＡＭ）２６４を用いることにより、プリント基
板の小型化とコストダウンを図っていた。

【００１８】

【発明が解決しようとする課題】しかしながら、上記の
ようなＤＰＲＡＭを用いたスレーブ処理装置２６０を備
える並列バスインターフェース方式の従来のプログラマ
ブルコントローラでは、マスタ処理装置１００からの一
括リフレッシュ要求とスレーブ処理装置２６０のＣＰＵ
５の内部処理タイミングに何等同期関係がないために、
以下の２つの課題があった。

【００１９】第１の課題は、スレーブ処理装置２６０側
の処理速度によっては、データアクセスの実行時間を確
保できない場合もあり得るという点である。

【００２０】スレーブ処理装置２６０は、マスタ処理装
置１００から頻繁に一括リフレッシュ要求を受けた時に
もマスタ処理装置１００からの指令（起動、停止、クリ
ア等）を受け取り損ねてはならない。このため、ＤＰＲ
ＡＭ２６４等のメモリデバイスを介して並列バスとのイ
ンターフェースを行う場合に、スレーブ処理装置２６０
のＣＰＵ５は一括リフレッシュ要求を割込要因として受
け、スレーブ処理装置２６０の内部処理に優先して一括
リフレッシュ要求を受け取る。

【００２１】このとき、一括リフレッシュ要求の間隔は
マスタ処理装置１００の動作により一方的に決定されて
いるため、必ずしもスレーブ処理装置２６０のＣＰＵ５
による内部処理に適した間隔とはならない。

【００２２】つまり、スレーブ側の入出力データが確定
する時間間隔がスレーブ処理装置２６０の内部処理の仕
様により例えば１０ｍｓｅｃとすると、マスタ処理装置
１００からの多数のダイレクトアクセスによって１０ｍ
ｓｅｃ以下の時間間隔で２回以上の一括リフレッシュ要
求を受けたとしても、スレーブ処理装置２６０のＣＰＵ
５にとっては一括リフレッシュ処理の負担が増大するだ
けで、スレーブ処理装置２６０の入出力データに変化が
無く意味がない。

【００２３】このように、マスタ処理装置１００から頻
繁に一括リフレッシュ要求を受けた場合に、結果的には
スレーブ処理装置２６０の内部処理の実行時間を確保で
きない状態となることもある。

【００２４】第２の課題は、ＤＰＲＡＭ２６４の容量が
大容量になるという点である。

【００２５】つまり、ＤＰＲＡＭ２６４の容量を並列バ
スのアドレス空間分とすると、一括リフレッシュ処理対
象のデータが多数バイトあり、スレーブ処理装置２６０
のＣＰＵ５がＤＰＲＡＭ２６４のデータの更新最中にマ
スタ処理装置１００からデータアクセス要求が発行され
ると、更新途中のデータをマスタ処理装置１００とスレ
ーブ処理装置２６０の両方が使用することになる。この
ため、データの一義性が保たれず、誤った動作をする可
能性がある。

【００２６】これを防ぐためにＤＰＲＡＭ２６４のメモ
リ空間を２つ（バンク１，２）に分割し、一括リフレッ
シュ要求時にバンク切り替えを行うことにより、マスタ
／スレーブ間のデータの一義性を保つ必要があった。

【００２７】このため、ＤＰＲＡＭ２６４の容量を、１
台のスレーブ処理装置に割り当ててある並列バスアドレ
ス空間の２倍の容量とする必要があった。

【００２８】そこで、本発明は上述の点に鑑みて成され
たもので、上記２つの課題を解決したプログラマブルコ
ントローラを提供することを目的とする。

【００２９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の本発明の装置では、並列バスを介
して複数のスレーブ装置を接続されたマスタ装置を備
え、所定のプログラムに基づいた第１の指令と該第１の
指令を有効とする第２の指令を前記マスタ装置から前記
スレーブ装置に対して順次送出することを所定の時間間
隔で実行し、前記スレーブ装置に接続される外部機器を
前記所定のプログラムにより制御するプログラマブルコ
ントローラにおいて、前記スレーブ装置が前記第１の指
令に対する処理を実行中に送出された次の第１の指令に
応じた次の第２の指令を少なくとも当該実行が終了する
までの時間保留する保留手段と、当該実行が終了してか
ら前記保留した前記次の第２の指令に基づき前記次の第
１の指令に対する処理を実行する実行手段とを備えるこ
とを特徴とする。

【００３０】ここで、請求項２に記載の本発明の装置で
は、前記スレーブ装置はＣＰＵと他の回路を備えるとと
もに、前記ＣＰＵおよび他の回路による前記第１の指令
に対する処理時間に応じて前記実行が終了するまでの時
間を決定するタイマ手段を備えることもできる。

【００３１】ここで、請求項３に記載の本発明の装置で
は、前記ＣＰＵに接続される他のバスと前記並列バスよ
り共通にアクセスされるメモリ手段と、前記メモリ手段
の容量を前記並列バスのアドレス空間分に低減する容量
低減手段とを備えることもできる。

【００３２】ここで、請求項４に記載の本発明の装置で
は、前記容量低減手段は、前記保留手段により前記第２
の指令を保留しているときは前記メモリ手段と前記並列
バスとを分離して前記第１の指令を待機させ、前記ＣＰ
Ｕにより前記第２の指令に基づく処理を終了すると前記
分離を解除するスイッチ手段を備えることもできる。

【００３３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を詳細に説明する。

【００３４】図１は本発明の一実施の形態のプログラマ
ブルコントローラを示すブロック図である。同図中、図
５乃至図７のものと同一の構成要素には同一符号を付
し、その説明を省略する。

【００３５】図１に示すスレーブ処理装置１は、タイマ
４とＤＰＲＡＭ６を備え、更にＤＰＲＡＭ６と並列バス
Ｂｓとの間にバススイッチ２を備えている。なお、この
スレーブ処理装置１は複数備えることができる。

【００３６】図１の構成のＰＬＣではＣＰＵ５によるソ
フトウエア処理を用い、スレーブ処理装置１が一括リフ
レッシュ要求を受けて処理を行った後、次にマスタ処理
装置１００から送られてくる一括リフレッシュ要求をス
レーブ処理装置１内部の周辺回路３が一定時間のみ保留
することで、スレーブ処理装置１のＣＰＵ５の処理能力
を上回る頻度で一括リフレッシュ要求を返送されてもＣ
ＰＵ５による内部処理の実行時間を確保できるようにし
た。また、スレーブ処理装置１のＣＰＵ５が一括リフレ
ッシュ要求を保留中か一括リフレッシュ処理を終了して
いないタイミングではバススイッチ２により並列バスＢ
ｓとＤＰＲＡＭ６を分離することで、マスタ／スレーブ
間でデータの一義性を保った上でＤＰＲＡＭ６の容量を
従来の半分（スレーブ処理装置１に割り当ててある並列
バスアドレス空間分）に低減した。

【００３７】ＣＰＵ５は、１本以上の割込み入力と３本
以上の出力ポートを持つ。ＤＰＲＡＭ６は、少なくとも
１スレーブ処理装置に割り当ててある並列バスＢｓのア
ドレス空間分の容量を持つ。

【００３８】図１中の周辺回路３は、機能的には図２の
詳細ブロック図の通り一括リフレッシュ要求保留部８と
Ｉ／Ｏバスレディ応答部９とで表され、具体的には図３
に示した構成のＰＡＬ−ＩＣ（プログラマブルアレーロ
ジックＩＣ）で実現することができる。

【００３９】図３において、２０は各種論理ゲートで構
成される論理回路部、３０，３１はバッファ、３２〜３
５は各種論理ゲート，３６〜４１はＤフリップフロップ
である。／ＲＤ，／ＷＲは読み出し信号および書き込み
信号を表す。

【００４０】図４は本実施の形態による動作タイミング
を示すタイミングチャートである。

【００４１】なお、図２乃至図４および以下の明細書の
記載において、ＳＴ１〜ＳＴ１０はそれぞれステータス
信号を表し、“／”を付したものはローアクティブ信号
である。

【００４２】すなわち、／ＳＴ１はアクセス要求信号、
／ＳＴ２はリフレッシュ要求信号、ＳＴ３はリフレッシ
ュ要求保留信号、ＳＴ４は内部処理中信号、／ＳＴ５は
一括リフレッシュ割込要求信号、／ＳＴ６はリフレッシ
ュ処理終了信号、ＳＴ７はデータアクセスウエイト要求
信号、ＳＴ８はバス開閉制御信号、ＳＴ９は並列バスレ
ディ応答信号、ＳＴ１０はＲＡＭウエイト要求信号であ
る。

【００４３】以下、図２乃至図４を参照して本実施の形
態について詳細に説明する。

【００４４】図２において、マスタ処理装置１００から
出された一括リフレッシュ要求信号／ＳＴ２（図４
（Ｂ））がローになると、リフレッシュ要求保留信号Ｓ
Ｔ３（図４（Ｃ））がハイになって、一括リフレッシュ
要求保留部８にて一括リフレッシュ要求は一旦保留され
る。

【００４５】ＳＴ３がハイ、かつＣＰＵ５からの内部処
理中信号ＳＴ４（図４（Ｄ））がハイであってスレーブ
処理装置１のＣＰＵ５が内部処理時間を確保していると
きは、一括リフレッシュ割込要求信号／ＳＴ５（図４
（Ｅ））はローアクティブとされず、一括リフレッシュ
要求信号／ＳＴ２は一括リフレッシュ要求保留部８内に
保留される。

【００４６】図４中のＳＴ４のハイ期間Ｔ２は、スレー
ブ処理装置１内部でＣＰＵ５による処理の実行中であ
り、一括リフレッシュ要求は保留とされる。この保留期
間はスレーブ処理装置１内部回路の処理能力とＣＰＵ５
の処理能力により決定し、後述のタイマ４によるカウン
トで設定される。

【００４７】ここで、一括リフレッシュ要求をスレーブ
処理装置１の内部に保留している間に更にマスタ処理装
置１００から一括リフレッシュ要求があったとしても、
マスタ処理装置１００からスレーブ処理装置１に対して
データアクセス要求がない限り、一括リフレッシュ要求
は最後の１個だけがスレーブ処理装置１の内部に保留で
きていればマスタ／スレーブ間のデータの一義性は保た
れ、誤った動作を行う問題は生じない。

【００４８】また、ＣＰＵ５からの内部処理中信号ＳＴ
４は、たとえマスタ処理装置１００からデータアクセス
要求信号／ＳＴ１（図４（Ａ））がアクティブとされて
もこれを受け付けないようにするため、一括リフレッシ
ュ要求保留部８からのデータアクセスウエイト要求信号
ＳＴ７（図４（Ｇ））をハイとしてＩ／Ｏバスレディ応
答部９が並列バスＢｓにＩ／Ｏバスレディ応答信号ＳＴ
９（図４（Ｉ））を返さないようにするともに、バスス
イッチ２へのバス開閉制御信号ＳＴ８（図４（Ｈ））を
ハイとして並列バスＢｓとＤＰＲＡＭ６を分離する。

【００４９】また一括リフレッシュ要求保留部８は、Ｃ
ＰＵ５からの内部処理中信号ＳＴ４がローであることを
確認、または解除された時点で、一括リフレッシュ割込
要求信号／ＳＴ５をローアクティブとする。

【００５０】ＣＰＵ５は、これを割込み処理として受付
け、内部で一括リフレッシュ処理を行う。その後、更に
タイマ４を起動させてスレーブＣＰＵ５の内部処理時間
を確保するための一定時間を計測し、リフレッシュ割込
み処理終了信号／ＳＴ６（図４（Ｆ））をローアクティ
ブとして処理終了を宣言する。そして、内部処理中信号
ＳＴ４を解除する。ここで、タイマ４による計測中は、
マスタ処理装置１００からデータアクセス要求を受けて
も、これをウエイト応答で待機させる。

【００５１】図４中の期間Ｔ１は、一括リフレッシュ処
理実行中であり、データアクセス要求は待機状態であ
る。データアクセス要求待機は、ＳＴ７がハイの期間継
続する。

【００５２】ＳＴ４解除を受けた一括リフレッシュ要求
保留部８は、データアクセスウエイト要求信号ＳＴ７を
解除し、Ｉ／Ｏバスレディ応答部９はバス開閉制御信号
ＳＴ８をローにして処理終了を宣言し、内部処理中信号
ＳＴ４を解除する。このようにスレーブ処理装置１のＣ
ＰＵ５が一括リフレッシュ要求を全て処理終了した後ウ
エイト応答を解除して、バススイッチ２へのバス開閉制
御信号ＳＴ８（図４（Ｈ））をローとして並列バスＢｓ
をＤＰＲＡＭ６に再接続する。

【００５３】これによりマスタ処理装置１００からのデ
ータアクセス要求はＤＰＲＡＭ６に受け付け可能な状態
になる。

【００５４】本実施の形態では、マスタ／スレーブ間に
おいて共通のメモリ空間をアクセスするために、アドレ
スレベルで同一の空間をアクセスした場合における並列
バスＢｓとスレーブ処理装置１のＣＰＵバスの同時ウエ
イト状態（デッドロック）を防止して、ＤＰＲＡＭ容量
を低減している。

【００５５】また、一括リフレッシュ要求をスレーブ処
理装置１の内部で保留することにより、ＣＰＵ５による
内部処理と並列バス処理の適切な処理時間の振り分けを
行って、一括リフレッシュ要求の間隔にかかわらずスレ
ーブ処理装置１の内部処理時間を確保できるようにし
た。

【００５６】さらに、周辺回路３をＰＡＬ−ＩＣにより
構成し、ＤＰＲＡＭ容量の低減を実現したので、出力ポ
ート、タイマ、ＣＰＵ等をまとめた１チップマイコン等
を使用するれば、部品点数を大幅に削減でき、回路基板
の小型化と低コスト化が容易である。

【００５７】

【発明の効果】以上説明してきたように、本発明によれ
ば、並列バスの仕様として問題にならない一定時間にお
いて、マスタ処理装置からのデータアクセス要求に対し
てのウエイト応答、および一括リフレッシュ要求をスレ
ーブ処理装置内部で保留することにより、メモリ空間の
低減と、スレーブ処理装置のＣＰＵの内部処理と並列バ
ス処理の適切な処理時間の振り分けを行え、一括リフレ
ッシュ要求の間隔とスレーブ処理装置の処理能力にかか
わらず内部処理を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のプログラマブルコント
ローラを示すブロック図である。

【図２】スレーブ処理装置１内部を詳細に示すブロック
図である。

【図３】周辺回路３の具体的な一構成例を示す回路図で
ある。

【図４】本実施の形態による動作タイミングを示すタイ
ミングチャートである。

【図５】従来のプログラマブルコントローラの一構成例
を概略的に示すブロック図である。

【図６】プログラマブルコントローラによる１スキャン
の処理の流れを示す図である。

【図７】従来のプログラマブルコントローラの他の例を
示すブロック図である。

【符号の説明】

１ スレーブ処理装置 ２ バススイッチ ３ 周辺回路 ４ タイマ ５ ＣＰＵ ６ ＤＰＲＡＭ ７ メモリデバイス ８ 一括リフレッシュ要求保留部 ９ Ｉ／Ｏバスレディ応答部 １００ マスタ処理装置 １５０ メモリ部 Ｂｓ 並列バス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 並列バスを介して複数のスレーブ装置を
   接続されたマスタ装置を備え、所定のプログラムに基づ
   いた第１の指令と該第１の指令を有効とする第２の指令
   を前記マスタ装置から前記スレーブ装置に対して順次送
   出することを所定の時間間隔で実行し、前記スレーブ装
   置に接続される外部機器を前記所定のプログラムにより
   制御するプログラマブルコントローラにおいて、 前記スレーブ装置が前記第１の指令に対する処理を実行
   中に送出された次の第１の指令に応じた次の第２の指令
   を少なくとも当該実行が終了するまでの時間保留する保
   留手段と、 当該実行が終了してから前記保留した前記次の第２の指
   令に基づき前記次の第１の指令に対する処理を実行する
   実行手段とを備えることを特徴とするプログラマブルコ
   ントローラ。
2. 【請求項２】 前記スレーブ装置はＣＰＵと他の回路を
   備えるとともに、 前記ＣＰＵおよび他の回路による前記第１の指令に対す
   る処理時間に応じて前記実行が終了するまでの時間を決
   定するタイマ手段を備えることを特徴とする請求項１に
   記載のプログラマブルコントローラ。
3. 【請求項３】 前記ＣＰＵに接続される他のバスと前記
   並列バスより共通にアクセスされるメモリ手段と、 前記メモリ手段の容量を前記並列バスのアドレス空間分
   に低減する容量低減手段とを備えることを特徴とする請
   求項１または２に記載のプログラマブルコントローラ。
4. 【請求項４】 前記容量低減手段は、 前記保留手段により前記第２の指令を保留しているとき
   は前記メモリ手段と前記並列バスとを分離して前記第１
   の指令を待機させ、 前記ＣＰＵにより前記第２の指令に基づく処理を終了す
   ると前記分離を解除するスイッチ手段を備えることを特
   徴とする請求項１ないし３のいずれかに記載のプログラ
   マブルコントローラ。