JPH04306754A

JPH04306754A - Ｄｍａコントローラ

Info

Publication number: JPH04306754A
Application number: JP9814191A
Authority: JP
Inventors: Hisato Kokubo; 小久保　寿人
Original assignee: NEC Home Electronics Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp
Priority date: 1991-04-03
Filing date: 1991-04-03
Publication date: 1992-10-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵを介さずにデー
タを転送するＤＭＡコントローラに係り、特にＣＰＵと
バスを共用するＤＭＡコントローラに関する。

【０００２】

【従来の技術】ＤＭＡ（ダイレクト・メモリ・アクセス
）は、ＣＰＵを介さずにメモリとメモリとの間、あるい
はメモリと入出力装置との間でデータのやりとりを行う
データ転送方式である。ＤＭＡのデータ転送には、ハン
ドシェークモード（非同期確認方式）とバーストモード
（同期非確認方式）とがある。ハンドシェークモードは
１回ずつレディ信号等によって相互に確認しながらデー
タ転送を行う方式で、転送速度が遅い欠点がある。これ
に対し、バーストモードは、連続するメモリアドレスに
わたって一連のデータ転送を実行する方式で、高速転送
が可能である。ハンドシェークモードでもバーストモー
ドでも、ＤＭＡによるデータ転送の制御はＤＭＡコント
ローラという制御装置によって行われる。ＤＭＡコント
ローラは、ＤＭＡを実行している間はＣＰＵの実行を中
断させ、自らバスを制御する。

【０００３】

【発明が解決しようとする課題】上述のようなわけで、
高速データ転送を行う場合にはバーストモードが使われ
ている。しかし、従来のＤＭＡコントローラは、バース
トモードでいったんＤＭＡを開始したならば、それが終
了までバスを独占し続け、たとえＤＭＡの実行中に割り
込みが発生してもＣＰＵにバスを返すことはしなかった
。これがために、ＤＭＡの実行中に割り込みが発生する
と、その割り込みは直ぐには受け付けてもらえず、ＤＭ
Ａの実行が終了するまでペンディング（待機）状態に置
かれることになった。

【０００４】図５にその様子を示す。この図は、ＣＰＵ
と従来のＤＭＡコントローラとを共通のバスに接続した
場合のバス上の処理を示すフローチャートである。ＣＰ
Ｕによる処理１の後に、ＤＭＡコントローラがパースト
モードでＤＭＡの実行を開始すると、このＤＭＡ処理を
最後まで続け、その途中で割り込みが発生したときはＤ
ＭＡ処理が終了するまでその割り込みを待たせる。そし
て、ＤＭＡが終了してＤＭＡコントローラからＣＰＵに
バスが返されると、ようやくＣＰＵはその割り込みの処
理にかかり、その割込処理の後に処理２を実行する。こ
のように、ＤＭＡの実行中に発生した割り込みは、その
ＤＭＡが終了するまで待たされる。

【０００５】しかし、割り込みの中には、待たされる時
間について厳しい制約を受けるものもある。たとえば、
画像処理において、ＣＲＴコントローラ側から垂直帰線
期間または水平帰線期間毎に発生される垂直同期または
水平同期割り込みは、割込発生時から一定期間内での割
込処理を要求するもので、ＤＭＡ処理のために待たせら
れるわけにはいかない。したがって、このような割り込
みに対しては、プログラミングの段階でＤＭＡの実行と
割り込みが競合しないように、ＤＭＡの処理時間を調整
していた。すなわち、割り込みが発生する前にＤＭＡ処
理が終了するように、ＤＭＡの開始時間およびデータ転
送量を設定していた。しかし、このような対処法による
と、プログラミングのほうが非常に難しくなり、プログ
ラマには大きな負担であった。

【０００６】そこで、図６に示すように、ＣＰＵ２００
とＤＭＡコントローラ２０２にそれぞれ別個のバス２０
４、２０６を割り当て、ＣＰＵ２００およびＤＭＡコン
トローラ２０２が互いに独立的にそれぞれのバス２０４
，２０６を随時使用できるようにしたシステムも考えら
れてはいるが、この方式はコストがかかり過ぎる欠点が
あり、実用的ではなかった。

【０００７】本発明は、かかる問題点に鑑みてなされた
もので、割り込みとの競合問題を起こすことなくＤＭＡ
の自由なプログラミングを可能とするＤＭＡコントロー
ラを提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明のＤＭＡコントローラは、連続するアドレス
にわたって一連のＤＭＡを実行するＤＭＡコントローラ
において、ＤＭＡが開始してから終了するまでの期間中
所定の状態をとるフラグ手段と、ＤＭＡの実行中に発生
した割り込みに応動してＤＭＡの実行を途中で中断する
手段と、途中で中断したＤＭＡを後に再開するのに必要
な所定のデータを保持する手段と、所定のＤＭＡ実行指
令信号に応動し、フラグ手段の状態にしたがってＤＭＡ
の実行を開始もしくは再開する手段とを具備する構成と
した。

【０００９】

【作用】本発明では、ＤＭＡの実行を開始する時、フラ
グ手段を所定の状態にセット（またはリセット）する。そして、ＤＭＡの実行中に割り込みが発生したときは、
いったんＤＭＡ処理を中断し、ＣＰＵにバス制御をわた
す。これにより、ＣＰＵは直ちに割込処理にとりかかる
。この割込処理の間、本発明のＤＭＡコントローラにお
いては、フラグ手段は所定状態のままであり、ソースア
ドレス発生部、ディステイネーションアドレス発生部等
におけるソースアドレス、ディステイネーションアドレ
ス等の各種パラメータはＤＭＡ中断直前のデータのまま
保持されている。割込処理が終了して、ＣＰＵよりＤＭ
Ａ実行指令信号が与えられると、先ずフラグ手段の状態
が参照され、そのフラグ状態がＤＭＡ開始時に設定され
た該所定の状態であることが判別されると、該保持され
ていた各種パラメータを基にＤＭＡ中断時の状態からＤ
ＭＡが再開される。

【００１０】

【実施例】以下、図１〜図４を参照して本発明の一実施
例を説明する。図３は、この実施例によるコンピュータ
システムのシステム構成を示す。本実施例では、システ
ムバス１０にＣＰＵ１２、ＤＭＡＣ（ＤＭＡコントロー
ラ）２０、メモリ１４，１６およびＩ／Ｏ（入出力装置
）１８が接続され、ＣＰＵ１２とＤＭＡＣ２０に割込信
号ＩＮＴが与えられる。このように、ＣＰＵ１２とＤＭ
ＡＣ２０がシステムバス１０を共用するため、ハードウ
ェア上のシステムコストが低廉に抑えられている。

【００１１】図１は、本実施例によるＤＭＡＣ２０の要
部の構成を示すブロック図である。このＤＭＡＣ２０は
、制御部２２、ＤＭＡ実行フラグ２４、レングスカウン
タ２６、ソースアドレス発生部２８、ソースアドレス用
のタイミング発生部３０、ディスティネーションアドレ
ス用のタイミング発生部３２、ディスティネーションア
ドレス発生部３４を有する。

【００１２】制御部２２は、ＤＭＡＣ２０内の各部の動
作を制御するもので、外部との関係では、ＣＰＵ１２と
の間で制御信号をやりとりしたり、割込信号ＩＮＴを受
け取る。ＤＭＡ実行フラグ２４は、制御部２２により、
バーストモードのＤＭＡが開始されるとセットされ、そ
のＤＭＡが終了するとリセットされるようになっている
。レングスカウンタ２６は、バーストモードによる各Ｄ
ＭＡの開始に先立ってＣＰＵ１２より転送すべきデータ
長（データレングス）の初期値を受け取り、１回のデー
タ転送を行う度毎にカウント値（データレングス値）を
ディクリメントまたはインクリメントするカウンタであ
る。

【００１３】ソースアドレス発生部２８は、データ転送
元からデータを読み出すためのソースアドレス（データ
読出アドレス）を発生する。タイミング発生部３０は、
ソースアドレス発生部２８と同期して動作し、データ転
送元におけるデータ読出用のタイミング信号を発生する
。ディスティネーションアドレス発生部２８は、データ
転送先にデータを書き込むためのディスティネーション
アドレス（データ書込アドレス）を発生する。タイミン
グ発生部３２は、ディスティネーションアドレス発生部
３４と同期して動作し、データ転送先におけるデータ書
込用のタイミング信号を発生する。ソースアドレス発生
部２８におけるソースアドレスの初期値およびディステ
ィネーションアドレス発生部３４におけるディスティネ
ーションアドレスの初期値は、各ＤＭＡの実行に先立っ
てＣＰＵ１２よりそれぞれ与えられる。

【００１４】この実施例では、メモリ１４がデータ転送
元で、メモリ１６がデータ転送先である。しかして、デ
ータ読出アドレスおよびデータ読出用タイミング信号は
バス１０を介してメモリ１４に与えられ、データ書込ア
ドレスおよびデータ書込用タイミング信号はバス１０を
介してメモリ１６に与えられる。なお、メモリ１４から
読み出されたデータは、ＤＭＡＣ２０内のレジスタ（図
示せず）または外部のレジスタ等（図示せず）にいった
んラッチされてからメモリ１６に与えられる。

【００１５】図２は、バーストモードにおけるＤＭＡＣ
２０の処理を示すフローチャートである。このＤＭＡ処
理は、ＣＰＵ１２から制御部２２へＤＭＡ実行指令信号
が与えられることによって開始する。

【００１６】先ず、制御部２２は、ＤＭＡ実行フラグ２
４の状態を見にいき（１００）、それがリセット状態に
なっていれば、新たなＤＭＡを開始すべきものと判定し
、ＤＭＡ実行フラグ２４をセットしたうえで（１０２）
、レングスカウンタ２６には転送すべきデータ長（デー
タレングス）を、ソースアドレス発生部２８にはソース
アドレスの初期値を、ディスティネーションアドレス発
生部３４にはディスティネーションアドレスの初期値を
それぞれセットせしめる（１０４）。上述したように、
これらデータレングス、ソースアドレス、ディスティネ
ーションアドレスの各初期値はＣＰＵ１２より与えられ
る。

【００１７】このようにして初期化が行われると、デー
タ転送が開始され、先ずソースアドレス発生部２８より
ソースアドレス（初期値）が、ディスティネーションア
ドレス発生部２８よりディスティネーションアドレス（
初期値）がそれぞれ所定のタイミングで発生される（１
０８）。１回のデータ転送が終了すると、ＤＭＡの全処
理が終了しないかぎり（１１０）、レングスカウンタ２
６においてはデータレングスが、ソースアドレス発生部
２８においてはソースアドレスが、ディスティネーショ
ンアドレス発生部３４においてはディスティネーション
アドレスがそれぞれインクリメントまたはディクリメン
トされ（１１２）、それぞれ新たなデータレングス、ソ
ースアドレス、ディスティネーションアドレスがセット
される（１１４）。そして、割込信号ＩＮＴが入ってい
るか否かを検査し（１１６）、入っていなければデータ
転送を繰り返す（１１８，１０８〜１１６）。

【００１８】このようにしてバーストモードのＤＭＡを
実行している間、バス１０はＤＭＡＣ２０の制御の下に
あり、ＣＰＵ１２の実行は休止している。そして、この
ＤＭＡの実行の最中に割込信号ＩＮＴが発生した場合、
ＤＭＡＣ２０の制御部２２はステップ１１６でその割込
信号ＩＮＴを確認するや否やＤＭＡ処理を中断し、ＣＰ
Ｕ１２２に所定の信号を送ってバス１０を開放する（１
２２）。

【００１９】これにより、ＣＰＵ１２は、直ちに割込処
理にとりかかる。この割込処理の期間中、ＤＭＡＣ２０
においては、ＤＭＡ実行フラグ２４はセット状態のまま
であり、レングスカウンタ２６、ソースアドレス発生部
２８、ディスティネーションアドレス発生部３４はそれ
ぞれＤＭＡ中断直前のデータ（パラメータ）を保持し続
ける。

【００２０】ＣＰＵ１２の割込処理が終了すると、ＣＰ
Ｕ１２から制御部２２にＤＭＡ実行指令信号が与えられ
る。そうすると、制御部２２は、ＤＭＡ実行フラグ２４
の状態を見にいく（１００）。この場合、ＤＭＡ実行フ
ラグ２４はセット状態のままになっているので、制御部
２２は初期化処理（１０２，１０４）をスキップして（
１０６）、データ転送を再開する（１０８〜１１６、１
１８）。レングスカウンタ２６、ソースアドレス発生部
２８、ディスティネーションアドレス発生部３４にはそ
れぞれＤＭＡ中断直前のデータがセットされているので
、ＤＭＡ中断時の状態からデータ転送が再開されること
になる。こうして全てのＤＭＡ処理が終了すると（１１
０）、制御部２２はＤＭＡ実行フラグをリセットしてか
ら（１２０）、バスを開放し（１１２）、ＣＰＵ１２に
制御を戻す。

【００２１】図４は、本実施例によるバス１０上の処理
を示すフローチャートである。ＤＭＡ処理の途中で割込
要求が入ると、このＤＭＡ処理が直ちに中断されて、Ｃ
ＰＵ１２による割込処理が実行され、この割込処理が終
了した後に該中断していたＤＭＡ処理が再開される。そ
して、このＤＭＡ処理が終了すると、通常のＣＰＵ処理
２が実行される。

【００２２】このように、本実施例では、バーストモー
ドによるＤＭＡの実行中に割り込みが発生したならば、
直ちにＤＭＡの実行を中断してその割り込みの処理を優
先させ、その割込処理の終了後に該中断したＤＭＡを再
開するようにしたので、割り込み要求先に対しては待機
させることがなく、ＣＰＵの処理効率を高めることがで
き、またプログラマにとっては割り込みとの競合を問題
にすることなく任意の時点で任意のアドレス範囲ないし
データレングスにわたるＤＭＡをプログラミングするこ
とが可能であるため、負担が著しく軽減される。

【００２３】なお、上述した実施例では、ＤＭＡ処理が
終了していないかどうかを示す特別のＤＭＡ実行フラグ
２４を設けたが、このフラグ２４に替えてレングスカウ
ンタ２６を利用することも可能である。つまり、レング
スカウンタ２６には、各ＤＭＡの全処理が終了しない間
は有位のカウント値（たとえば零でない値）がセットさ
れているので、このカウント値を参照することでＤＭＡ
処理がまだ終了していないかどうかを判別することがで
きる。

【００２４】また、上述した実施例では、ＣＰＵからの
ＤＭＡ実行指令信号に応動してＤＭＡＣ２０の制御部２
２がＤＭＡフラグを参照したが、この動作をＣＰＵ１２
に行わせてもよい。

【００２５】また、本発明において優先処理を受ける割
り込みは任意に設定可能であり、ＣＲＴコントローラ等
の外部装置からの割り込みに限るものではない。たとえ
ば、ＣＰＵがＤＲＡＭのリフレッシュ制御を行う場合に
、ＤＭＡ処理時間が長すぎると、リフレッシュができな
くなるおそれがある。その場合には、リフレッシュ周期
に対応した所定のタイミングでリフレッシュ回路または
ＣＰＵ１２からＤＭＡＣ２０の制御部２２に上記の割込
信号ＩＮＴに相当する信号を与えるようにすればよい。

【００２６】

【発明の効果】本発明は、上述したような構成を有する
ことにより、以下のような効果を奏する。

【００２７】ＤＭＡが開始してから終了するまでの間と
ＤＭＡが終了してから新たに開始するまでの間とで所定
のフラグ手段の状態を異にしておき、ＤＭＡの実行中に
割り込みが発生したときはＤＭＡ処理を中断してその中
断直前のＤＭＡパラメータを保持しておき、ＤＭＡ実行
指令に対してはフラグ手段を参照することでＤＭＡの実
行を再開すべきか新たに実行すべきかを判別し、再開す
るときは中断直前のＤＭＡパラメータに基づいて中断時
の状態からＤＭＡを再開するようにしたので、割り込み
処理の優先性を保証しＣＰＵの処理効率を高められるこ
とはもちろんのこと、割り込みとの競合を問題にするこ
となく自由にＤＭＡをプログラミングすることが可能で
あり、プログラマの負担を大幅に軽減することができる
。

【図面の簡単な説明】

【図１】本発明の一実施例によるＤＭＡコントローラの
内部の主要な構成を示すブロック図である。

【図２】実施例によるＤＭＡコントローラの処理動作を
示すフローチャートである。

【図３】実施例によるコンピュータシステムの主要部の
構成を示すブロック図である。

【図４】実施例によるシステムバス上の処理を示すフロ
ーチャートである。

【図５】従来のＤＭＡコントローラを使用した場合のシ
ステムバス上の処理を示すフローチャートである。

【図６】従来方式によるシステム構成の一例を示すブロ
ック図である。

【符号の説明】

１０　　　　システムバス１２　　　　ＣＰＵ１４　　　　メモリ１６　　　　メモリ２０　　　　ＤＭＡＣ（ＤＭＡコントローラ）２２　　
　　制御部２４　　　　ＤＭＡ実行フラグ２６　　　　レングスカウンタ２８　　　　ソースアドレス発生部３０　　　　タイミング発生部３２　　　　タイミング発生部

Claims

【特許請求の範囲】

【請求項１】　　連続するアドレスにわたって一連のＤ
ＭＡを実行するＤＭＡコントローラにおいて、ＤＭＡが
開始してから終了するまでの期間中所定の状態をとるフ
ラグ手段と、前記ＤＭＡの実行中に発生した割り込みに
応動して前記ＤＭＡの実行を途中で中断する手段と、前
記途中で中断したＤＭＡを後に再開するのに必要な所定
のパラメータを保持する手段と、所定のＤＭＡ実行指令
信号に応動し、前記フラグ手段の状態にしたがって前記
ＤＭＡの実行を開始もしくは再開する手段と、を具備し
たことを特徴とするＤＭＡコントローラ。