JPH0628052B2 - 共有メモリ制御方式 - Google Patents
共有メモリ制御方式Info
- Publication number
- JPH0628052B2 JPH0628052B2 JP62131498A JP13149887A JPH0628052B2 JP H0628052 B2 JPH0628052 B2 JP H0628052B2 JP 62131498 A JP62131498 A JP 62131498A JP 13149887 A JP13149887 A JP 13149887A JP H0628052 B2 JPH0628052 B2 JP H0628052B2
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- JP
- Japan
- Prior art keywords
- cpu
- access
- data
- shared memory
- latch buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のプロセッサ（以下ＣＰＵという）からマ
ルチシステムバスを介してアクセス可能な共有メモリの
制御方式に関するものである。
ルチシステムバスを介してアクセス可能な共有メモリの
制御方式に関するものである。
第１図に従来方式のマルチＣＰＵシステムの共有メモリ
制御方式のブロック図を示す。この図ではＣＰＵを３台
接続した例を示す。
制御方式のブロック図を示す。この図ではＣＰＵを３台
接続した例を示す。
第１図において、１，２，３はｎビットＣＰＵ，４はｍ
ビットシステムバス，５はアクセス裁定回路，６は共有
メモリ，７はデータバス，８はアドレスバス，９、１
０，１１はアクセス要求，１２はアクセス信号，１３，
１４，１５はウエイト要求である。
ビットシステムバス，５はアクセス裁定回路，６は共有
メモリ，７はデータバス，８はアドレスバス，９、１
０，１１はアクセス要求，１２はアクセス信号，１３，
１４，１５はウエイト要求である。
以上の様な構成において、ＣＰＵ１，２，３が共有メモ
リ６へアクセスする場合は、アクセス要求９、１０，１
１をアクセス裁定回路５へ送出する。アクセス裁定回路
５はアクセス要求９，１０，１１が競合しない時にはア
クセス要求９，１０，１１のいずれかから要求を受付け
たＣＰＵ１，２，３のいずれかがシステムバス４の専有
権を獲得する。システムバス４の専有権を獲得したＣＰ
Ｕ１，２，３のいずれかは、共有メモリ６に対してデー
タ転送命令を実行すると、その期間中にアクセス信号１
２を出力してデータのアクセスを行った後にアクセス要
求を解除する。
リ６へアクセスする場合は、アクセス要求９、１０，１
１をアクセス裁定回路５へ送出する。アクセス裁定回路
５はアクセス要求９，１０，１１が競合しない時にはア
クセス要求９，１０，１１のいずれかから要求を受付け
たＣＰＵ１，２，３のいずれかがシステムバス４の専有
権を獲得する。システムバス４の専有権を獲得したＣＰ
Ｕ１，２，３のいずれかは、共有メモリ６に対してデー
タ転送命令を実行すると、その期間中にアクセス信号１
２を出力してデータのアクセスを行った後にアクセス要
求を解除する。
しかし、ＣＰＵ１，２，３からのアクセス要求９，１
０，１１が競合した時にはあらかじめ定める優先順位に
従ってＣＰＵ１，２，３のいずれかに専有権を与える。
専有権を得たいずれかのＣＰＵ１，２，３は、アクセス
要求が競合しない時と同様の動作を行なうが、専有権を
獲得できなかったいずれかのＣＰＵ１，２，３はウエイ
ト要求１３，１４、１５によってウエイト状態となり専
有権を獲得できるまでデータ転送のプロブラムの実行は
中断されてしまう。
０，１１が競合した時にはあらかじめ定める優先順位に
従ってＣＰＵ１，２，３のいずれかに専有権を与える。
専有権を得たいずれかのＣＰＵ１，２，３は、アクセス
要求が競合しない時と同様の動作を行なうが、専有権を
獲得できなかったいずれかのＣＰＵ１，２，３はウエイ
ト要求１３，１４、１５によってウエイト状態となり専
有権を獲得できるまでデータ転送のプロブラムの実行は
中断されてしまう。
以上の様な従来の構成では次のような欠点があった。
第２図は第１図の方式でアクセス要求９，１０，１１が
競合した場合のＣＰＵ１，２，３の動作タイミングを示
すもので、アクセス権の優先順位はＣＰＵ１，ＣＰＵ
２，ＣＰＵ３の順位と仮定する。
競合した場合のＣＰＵ１，２，３の動作タイミングを示
すもので、アクセス権の優先順位はＣＰＵ１，ＣＰＵ
２，ＣＰＵ３の順位と仮定する。
ＴＤは各ＣＰＵのデータ転送命令周期，ＴW2はＣＰＵ２
のウエイト時間，ＴW3はＣＰＵ３のウエイト時間であ
る。なおＲＤ／ＷＲ１，ＲＤ／ＷＲ２，ＲＤ／ＷＲ２
は、ＣＰＵ１，ＣＰＵ２，ＣＰＵ３の各読み出しおよび
書き込み信号の発生タイミングを示すものである。
のウエイト時間，ＴW3はＣＰＵ３のウエイト時間であ
る。なおＲＤ／ＷＲ１，ＲＤ／ＷＲ２，ＲＤ／ＷＲ２
は、ＣＰＵ１，ＣＰＵ２，ＣＰＵ３の各読み出しおよび
書き込み信号の発生タイミングを示すものである。
この図では、優先度の高いＣＰＵ１がアクセス要求権を
獲得してデータ転送を実行できるが、ＣＰＵ２，ＣＰＵ
３はＣＰＵ１の転送が完了するまでの期間中、すなわち
ＴW2，ＴW3の期間中データ転送の実行が中断されてしま
い、ＣＰＵのソフト処理時間が増大する欠点があった。
獲得してデータ転送を実行できるが、ＣＰＵ２，ＣＰＵ
３はＣＰＵ１の転送が完了するまでの期間中、すなわち
ＴW2，ＴW3の期間中データ転送の実行が中断されてしま
い、ＣＰＵのソフト処理時間が増大する欠点があった。
またＣＰＵの機能としてウエイト機能を内蔵していない
汎用のＣＰＵを使用したマルチＣＰＵシステムを構成で
きない欠点があった。
汎用のＣＰＵを使用したマルチＣＰＵシステムを構成で
きない欠点があった。
そこでこの発明は、ＣＰＵのデータ転送命令周期の期間
に複数のＣＰＵがウエイトなしで共有メモリへのアクセ
スを行うことができる共有メモリ制御方式を提供するこ
とを課題とするものである。
に複数のＣＰＵがウエイトなしで共有メモリへのアクセ
スを行うことができる共有メモリ制御方式を提供するこ
とを課題とするものである。
この発明は上記の課題を解決するためになされたもの
で、複数のプロセッサ（ＣＰＵ）からアクセス可能な共
有メモリを有するマルチＣＰＵシステム構成において、
各ＣＰＵとシステムバスとのインタフェース部にメモリ
アドレスを一時記憶するアドレスラッチバッファと、入
出力データを一時記憶する双方向データラッチバッファ
と、ＣＰＵからのアクセス要求を入力して該当するアド
レスとデータを送出するアドレスラッチバッファと双方
向データラッチバッファをシステムバスを経由して共有
メモリと電気的接続の制御をするアクセス裁定回路とを
設けると共に、このアクセス裁定回路にタイミング信号
を供給してＣＰＵのデータ転送命令の実行処理時間内で
全アクセス要求に対して前記データラッチバッファと共
有メモリ間のアクセス完了することができるように１回
のアクセス期間が規定されたタイミング信号をＣＰＵか
らの書き込みまたは読み出し信号の後縁からアクセス期
間の終了までの間で出力するタイミング発生回路とを設
け、かつＣＰＵがデータの読み出しを行う場合、ＣＰＵ
は２回連続して読み出しの転送命令を実行する処理を行
うことを特徴とするものである。
で、複数のプロセッサ（ＣＰＵ）からアクセス可能な共
有メモリを有するマルチＣＰＵシステム構成において、
各ＣＰＵとシステムバスとのインタフェース部にメモリ
アドレスを一時記憶するアドレスラッチバッファと、入
出力データを一時記憶する双方向データラッチバッファ
と、ＣＰＵからのアクセス要求を入力して該当するアド
レスとデータを送出するアドレスラッチバッファと双方
向データラッチバッファをシステムバスを経由して共有
メモリと電気的接続の制御をするアクセス裁定回路とを
設けると共に、このアクセス裁定回路にタイミング信号
を供給してＣＰＵのデータ転送命令の実行処理時間内で
全アクセス要求に対して前記データラッチバッファと共
有メモリ間のアクセス完了することができるように１回
のアクセス期間が規定されたタイミング信号をＣＰＵか
らの書き込みまたは読み出し信号の後縁からアクセス期
間の終了までの間で出力するタイミング発生回路とを設
け、かつＣＰＵがデータの読み出しを行う場合、ＣＰＵ
は２回連続して読み出しの転送命令を実行する処理を行
うことを特徴とするものである。
即ち、この発明ではＣＰＵ１，２，３とシステムバスと
のインタフェース部にアドレスラッチバッファと双方向
データラッチバッファを付加して共有メモリのアドレス
の指定とデータの入出力は、このアドレスラッチバッフ
ァと双方向ラッチバッファを経由して行なうようにし、
且つアクセス裁定回路はあらかじめ決められたシステム
バス専有権の優先順位に従ってアクセス要求のあったＣ
ＰＵに対して順番に１回のデータ転送をタイミング発生
回路から供給されるタイミング信号によって規定時間内
で完了して該当するアクセス要求を解除するようにする
と共に、アクセス裁定回路にタイミング発生回路を付加
してＣＰＵのデータ転送命令周期（ＴＤ）に全ＣＰＵ
（Ｎ台）のデータ転送時間を規定してアクセス要求の競
合によるＣＰＵのソフト処理時間が増大する欠点を除去
し、かつウエイト機能を内蔵していないＣＰＵを使用し
たマルチＣＰＵシステムの構成ができない欠点を除去し
たものである。
のインタフェース部にアドレスラッチバッファと双方向
データラッチバッファを付加して共有メモリのアドレス
の指定とデータの入出力は、このアドレスラッチバッフ
ァと双方向ラッチバッファを経由して行なうようにし、
且つアクセス裁定回路はあらかじめ決められたシステム
バス専有権の優先順位に従ってアクセス要求のあったＣ
ＰＵに対して順番に１回のデータ転送をタイミング発生
回路から供給されるタイミング信号によって規定時間内
で完了して該当するアクセス要求を解除するようにする
と共に、アクセス裁定回路にタイミング発生回路を付加
してＣＰＵのデータ転送命令周期（ＴＤ）に全ＣＰＵ
（Ｎ台）のデータ転送時間を規定してアクセス要求の競
合によるＣＰＵのソフト処理時間が増大する欠点を除去
し、かつウエイト機能を内蔵していないＣＰＵを使用し
たマルチＣＰＵシステムの構成ができない欠点を除去し
たものである。
そして更に、一般的にＣＰＵのデータ転送命令周期（Ｔ
Ｄ）に対して読み出しおよび書き込み信号幅（ＴＸ）は
小さいため、その信号の有効期間中にアクセスする回数
（Ｎ回）に制限がでやすい欠点を除去したものである。
Ｄ）に対して読み出しおよび書き込み信号幅（ＴＸ）は
小さいため、その信号の有効期間中にアクセスする回数
（Ｎ回）に制限がでやすい欠点を除去したものである。
以下この発明の実施例を図面に基づき説明する。
第３図はこの発明の一実施例を示すブロック図で、第１
図と同一符号は同一機能を示し、５′はアクセス裁定回
路、１６はタイミング発生器、１７はアドレスラッチバ
ッファ、１８は双方向データラッチバッファである。
図と同一符号は同一機能を示し、５′はアクセス裁定回
路、１６はタイミング発生器、１７はアドレスラッチバ
ッファ、１８は双方向データラッチバッファである。
以上の様な構成において、共有メモリへデータを書き込
む時には、書込み先のメモリアドレスをアドレスラッチ
バッファ１７へ、またデータは双方向データラッチバッ
ファ１８へ書込むと同時にアクセス要求９，１０，１１
を出力する。
む時には、書込み先のメモリアドレスをアドレスラッチ
バッファ１７へ、またデータは双方向データラッチバッ
ファ１８へ書込むと同時にアクセス要求９，１０，１１
を出力する。
ＣＰＵ１，２，３は、アクセス要求を出力した後は、ア
クセス権の権利は与えられず、すべてアクセス裁定回路
５′でアクセス権の制御を行なって、優先順位に従って
該当するクラッチバッファ１７，１８に対してシステム
バス４を経由してメモリ６と電気的に接続した後、タイ
ミング発生回路から一定時間に１回のデータ転送を制御
するタイミング信号１９を出力して該当するメモリ番地
に双方向データラッチバッファ１８のデータを書込むた
めのアクセス信号１２を出力すると同時に該当するアク
セス要求を解除する。
クセス権の権利は与えられず、すべてアクセス裁定回路
５′でアクセス権の制御を行なって、優先順位に従って
該当するクラッチバッファ１７，１８に対してシステム
バス４を経由してメモリ６と電気的に接続した後、タイ
ミング発生回路から一定時間に１回のデータ転送を制御
するタイミング信号１９を出力して該当するメモリ番地
に双方向データラッチバッファ１８のデータを書込むた
めのアクセス信号１２を出力すると同時に該当するアク
セス要求を解除する。
また、共有メモリ６から読み出す時には、読み出し先の
メモリアドレスをアドレスラッチバッファ１７へ書込む
と同時に、アクセス要求９，１０，１１を出力する。ア
クセス裁定回路５′はアクセス要求を受付けると上記書
込み時と同様に、該当するラッチバッファ１７，１８を
システムバス４を経由して共有メモリ６と電気的に接続
させた後、タイミング発生回路により該当するメモリ番
地のデータを双方向データラッチバッファ１８へ書込む
と同時に該当するアクセス要求を解除する。ＣＰＵはメ
モリアドレスに対して次の読み出し命令を実行すること
で前回読み出したデータを双方向データラッチバッファ
１８から読み出すと同時に、アクセス要求を出力するこ
とができる。
メモリアドレスをアドレスラッチバッファ１７へ書込む
と同時に、アクセス要求９，１０，１１を出力する。ア
クセス裁定回路５′はアクセス要求を受付けると上記書
込み時と同様に、該当するラッチバッファ１７，１８を
システムバス４を経由して共有メモリ６と電気的に接続
させた後、タイミング発生回路により該当するメモリ番
地のデータを双方向データラッチバッファ１８へ書込む
と同時に該当するアクセス要求を解除する。ＣＰＵはメ
モリアドレスに対して次の読み出し命令を実行すること
で前回読み出したデータを双方向データラッチバッファ
１８から読み出すと同時に、アクセス要求を出力するこ
とができる。
双方向データラッチバッファ１８と共有メモリ６間のデ
ータの転送は、タイミング発生回路１６によってＣＰＵ
のデータ転送命令周期（ＴＤ）の期間中に、Ｎ回のデー
タ転送が一定周期で行なうことができるように、タイミ
ング発生回路１６の発振器の周波数をあらかじめ設定す
ることによってＮ台のＣＰＵで構成されたマルチＣＰＵ
システムでの全アクセス要求の競合が発生しているか否
かにかかわらず、各ＣＰＵのデータ転送命令に同期して
共有メモリ６へのアクセス制御が行われている。
ータの転送は、タイミング発生回路１６によってＣＰＵ
のデータ転送命令周期（ＴＤ）の期間中に、Ｎ回のデー
タ転送が一定周期で行なうことができるように、タイミ
ング発生回路１６の発振器の周波数をあらかじめ設定す
ることによってＮ台のＣＰＵで構成されたマルチＣＰＵ
システムでの全アクセス要求の競合が発生しているか否
かにかかわらず、各ＣＰＵのデータ転送命令に同期して
共有メモリ６へのアクセス制御が行われている。
第４図に第３図の方式でアクセス要求が競合した場合の
アクセス制御の動作タイミングを示す。
アクセス制御の動作タイミングを示す。
ここでのシステムバス４の専有権の優先度はＣＰＵ１，
ＣＰＵ２，ＣＰＵ３の順位と仮定する。ＴＤはＣＰＵの
データ転送時間、ＴＳはメモリ６へのアクセス時間であ
る。この図はＴＳ＜ＴＤ／Ｎ＜ＴＤ／３に設定した一例
である また、ａ１〜ａ３，ｂ１〜ｂ３，ｃ１〜ｃ３はＣＰＵ１
〜ＣＰＵ３が読み出し、または書き込み動作時のデータ
バス７のデータの値を示す。１８−ＷＲ１または１８−
ＲＤ１はＣＰＵ１の書き込みまたは読み出し動作時の双
方向データラッチバッファ１８のデータの変化を示す。
ＣＰＵ２，ＣＰＵ３の順位と仮定する。ＴＤはＣＰＵの
データ転送時間、ＴＳはメモリ６へのアクセス時間であ
る。この図はＴＳ＜ＴＤ／Ｎ＜ＴＤ／３に設定した一例
である また、ａ１〜ａ３，ｂ１〜ｂ３，ｃ１〜ｃ３はＣＰＵ１
〜ＣＰＵ３が読み出し、または書き込み動作時のデータ
バス７のデータの値を示す。１８−ＷＲ１または１８−
ＲＤ１はＣＰＵ１の書き込みまたは読み出し動作時の双
方向データラッチバッファ１８のデータの変化を示す。
また、アクセス信号１２として共有メモリ６へのデータ
の書き込み信号１２−ＷＲまたは読み出し信号１２−Ｒ
Ｄがあり、１２−ＷＲ、１２−ＲＤはそのタイミングを
示す。
の書き込み信号１２−ＷＲまたは読み出し信号１２−Ｒ
Ｄがあり、１２−ＷＲ、１２−ＲＤはそのタイミングを
示す。
ここではＣＰＵが書き込みだけまたは読み出しだけを連
続して実行した場合の様子を示すもので１２−ＷＲまた
は１２−ＲＤが同時に発生する事はない。
続して実行した場合の様子を示すもので１２−ＷＲまた
は１２−ＲＤが同時に発生する事はない。
そして、ＣＰＵ１の動作時には１２−ＷＲ及び１２−Ｒ
Ｄは＃１、＃４、＃７、＃１０のタイミング信号が、ま
たＣＰＵ２の動作時には１２−ＷＲ及び１２−ＲＤは＃
２、＃５、＃８のタイミング信号が、またＣＰＵ３の動
作時には１２−ＷＲ及び１２−ＲＤは＃３、＃６、＃９
のタイミング信号が発生する。
Ｄは＃１、＃４、＃７、＃１０のタイミング信号が、ま
たＣＰＵ２の動作時には１２−ＷＲ及び１２−ＲＤは＃
２、＃５、＃８のタイミング信号が、またＣＰＵ３の動
作時には１２−ＷＲ及び１２−ＲＤは＃３、＃６、＃９
のタイミング信号が発生する。
タイミング信号１９はＣＰＵのＲＤ／ＷＲの後縁から要
求信号の後縁までの間ＴＳ１で発生する。
求信号の後縁までの間ＴＳ１で発生する。
次にＣＰＵ１，２，３のうちＣＰＵ１について動作の説
明をする。
明をする。
まずデータ転送命令を実行すると同時にアクセス要求
９を出力する。
９を出力する。
この時に、アドレスラッチバッファ１７には読み出し、
または書き込み命令時、データｂ１またはデータａ１の
内容を示すメモリアドレスが書き込まれている。
または書き込み命令時、データｂ１またはデータａ１の
内容を示すメモリアドレスが書き込まれている。
また、双方向データラッチバッファ１８には読み出し、
または書き込み命令時、前回要求したデータａ１または
今回要求したデータａ１が読み出し、または書き込み信
号ＲＤ／ＷＲ１の発生期間中に読み出し、または書き込
みされる。
または書き込み命令時、前回要求したデータａ１または
今回要求したデータａ１が読み出し、または書き込み信
号ＲＤ／ＷＲ１の発生期間中に読み出し、または書き込
みされる。
アクセス裁定回路５′は優先度の高いＣＰＵからの要求
に対して双方向データラッチバッファ１８をシステムバ
ス４を経由して共有メモリ６と電気的に接続してデータ
のアクセスをＴＳの期間で完了してアクセス要求９を解
除する。
に対して双方向データラッチバッファ１８をシステムバ
ス４を経由して共有メモリ６と電気的に接続してデータ
のアクセスをＴＳの期間で完了してアクセス要求９を解
除する。
この時タイミング発生回路１６はアクセス裁定回路５′
からのアクセス要求によって起動し、ＴＳ期間中にタイ
ミング信号１９を発生して、自動的に停止すると同時に
アクセス要求をリセットする。そしてこのタイミング信
号１９はアクセス裁定回路５′に入力され、ＣＰＵから
のデータの書き込みまたは読み出し命令に対応した共有
メモリ６への書き込み信号１２−ＷＲまたは読み出し信
号１２−ＲＤに変換される。
からのアクセス要求によって起動し、ＴＳ期間中にタイ
ミング信号１９を発生して、自動的に停止すると同時に
アクセス要求をリセットする。そしてこのタイミング信
号１９はアクセス裁定回路５′に入力され、ＣＰＵから
のデータの書き込みまたは読み出し命令に対応した共有
メモリ６への書き込み信号１２−ＷＲまたは読み出し信
号１２−ＲＤに変換される。
読み出し命令の時には、この要求解除と同時に双方向デ
ータラッチバッファ１８にメモリのデータｂ１が書き込
まれ、次のデータ転送命令を実行すると読み出し信号
ＲＤ／ＷＲ１の期間中にデータを読み出すことができ
る。
ータラッチバッファ１８にメモリのデータｂ１が書き込
まれ、次のデータ転送命令を実行すると読み出し信号
ＲＤ／ＷＲ１の期間中にデータを読み出すことができ
る。
すなわち、ＣＰＵから読み出しデータ転送命令が実行さ
れる度にアクセス裁定回路５′によってタイミング発生
回路１６から規定時間にタイミング信号１９を発生させ
るための起動およびＣＰＵからの読み出しデータ転送命
令であることを記憶しておき、タイミング信号１９が入
力されて来たとき共有メモリ６への読み出し信号１２−
ＲＤに変換されることでデータの読み出しが可能にな
る。
れる度にアクセス裁定回路５′によってタイミング発生
回路１６から規定時間にタイミング信号１９を発生させ
るための起動およびＣＰＵからの読み出しデータ転送命
令であることを記憶しておき、タイミング信号１９が入
力されて来たとき共有メモリ６への読み出し信号１２−
ＲＤに変換されることでデータの読み出しが可能にな
る。
そしてＣＰＵが２回連続して読み出しデータ転送命令の
処理を実行して初めて目的とするデータの読み出しが可
能になる。目的とするデータは１回目の読み出し時に指
定したメモリアドレスのデータであり２回目の指定する
メモリアドレスは同一でもそうでなくてもよい。
処理を実行して初めて目的とするデータの読み出しが可
能になる。目的とするデータは１回目の読み出し時に指
定したメモリアドレスのデータであり２回目の指定する
メモリアドレスは同一でもそうでなくてもよい。
以下同様にしてＣＰＵ２，ＣＰＵ３の順番でデータのア
クセスをそれぞれＴＳの期間で完了してそれぞれのアク
セス要求１０，１１を解除してすべての要求をデータ転
送命令周期（ＴＤ）中に終了する。
クセスをそれぞれＴＳの期間で完了してそれぞれのアク
セス要求１０，１１を解除してすべての要求をデータ転
送命令周期（ＴＤ）中に終了する。
以上のように、この発明によれば複数のＣＰＵからアク
セス可能な共有メモリを有するシステムにおいてアクセ
スの競合によるソフトの処理時間の増大を防止すること
ができる。またウエイト機能を内蔵していないＣＰＵに
よるマルチＣＰＵシステムの構成ができる。
セス可能な共有メモリを有するシステムにおいてアクセ
スの競合によるソフトの処理時間の増大を防止すること
ができる。またウエイト機能を内蔵していないＣＰＵに
よるマルチＣＰＵシステムの構成ができる。
また、できるだけ複数のＣＰＵが接続可能な構成ができ
る。
る。
第１図は従来のマルチＣＰＵシステムの共有メモリ制御
方式のブロック図、第２図は従来方式における各ＣＰＵ
の動作タイミングを示すタイムチャート、第３図は本発
明の実施例のブロック図、第４図は本発明実施例におけ
る各ＣＰＵの動作タイミングを示すタイムチャートであ
る。 １〜３……ＣＰＵ ４……システム ５，５′……アクセス裁定回路 ６……共有メモリ ７……データバス ８……アドレスバス ９〜１１……アクセス要求 １２……アクセス信号 １３〜１５……ウエイト要求 １６……タイミング回路 １７……アドレスラッチバッファ １８……双方向データラッチバッファ １９……タイミング信号
方式のブロック図、第２図は従来方式における各ＣＰＵ
の動作タイミングを示すタイムチャート、第３図は本発
明の実施例のブロック図、第４図は本発明実施例におけ
る各ＣＰＵの動作タイミングを示すタイムチャートであ
る。 １〜３……ＣＰＵ ４……システム ５，５′……アクセス裁定回路 ６……共有メモリ ７……データバス ８……アドレスバス ９〜１１……アクセス要求 １２……アクセス信号 １３〜１５……ウエイト要求 １６……タイミング回路 １７……アドレスラッチバッファ １８……双方向データラッチバッファ １９……タイミング信号
Claims (1)
- 【請求項１】複数のプロセッサ（ＣＰＵ）からアクセス
可能な共有メモリを有するマルチＣＰＵシステム構成に
おいて、各ＣＰＵとシステムバスとのインタフェース部
にメモリアドレスを一時記憶するアドレスラッチバッフ
ァと、入出力データを一時記憶する双方向データラッチ
バッファと、ＣＰＵからのアクセス要求を入力して該当
するアドレスとデータを送出するアドレスラッチバッフ
ァと双方向データラッチバッファをシステムバスを経由
して共有メモリと電気的接続の制御をするアクセス裁定
回路とを設けると共に、このアクセス裁定回路にタイミ
ング信号を供給してＣＰＵのデータ転送命令の実行処理
時間内で全アクセス要求に対して前記双方向データラッ
チバッファと共有メモリ間のアクセスを完了することが
できるように１回のアクセス期間が規定されたタイミン
グ信号をＣＰＵからの書き込みまたは読み出し信号の後
縁からアクセス期間の終了までの間で出力するタイミン
グ発生回路とを設け、かつＣＰＵがデータの読み出しを
行う場合、ＣＰＵは２回連続して読み出しのデータ転送
命令を実行する処理を行うことを特徴とする共有メモリ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131498A JPH0628052B2 (ja) | 1987-05-29 | 1987-05-29 | 共有メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131498A JPH0628052B2 (ja) | 1987-05-29 | 1987-05-29 | 共有メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63298555A JPS63298555A (ja) | 1988-12-06 |
| JPH0628052B2 true JPH0628052B2 (ja) | 1994-04-13 |
Family
ID=15059416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62131498A Expired - Lifetime JPH0628052B2 (ja) | 1987-05-29 | 1987-05-29 | 共有メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628052B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135564A (ja) * | 1988-11-16 | 1990-05-24 | Sony Corp | データ処理装置 |
| JPH02281356A (ja) * | 1989-04-24 | 1990-11-19 | Matsushita Graphic Commun Syst Inc | 共有メモリ装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152057A (en) * | 1981-03-14 | 1982-09-20 | Toshiba Corp | Memory device |
| JPS58208862A (ja) * | 1982-05-31 | 1983-12-05 | Toshiba Corp | 共有メモリ制御方式 |
| JPS60245063A (ja) * | 1984-05-21 | 1985-12-04 | Fujitsu Ltd | 共用メモリアクセス方式 |
| JPS61114362A (ja) * | 1984-11-09 | 1986-06-02 | Oki Electric Ind Co Ltd | 共有メモリアクセス制御方式 |
| JPS61177564A (ja) * | 1985-02-01 | 1986-08-09 | Neoroogu Denshi Kk | 共有記憶装置 |
-
1987
- 1987-05-29 JP JP62131498A patent/JPH0628052B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63298555A (ja) | 1988-12-06 |
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