JPH02135564A

JPH02135564A - データ処理装置

Info

Publication number: JPH02135564A
Application number: JP63289831A
Authority: JP
Inventors: Takeshi Kutaragi; 久多良木　健; Makoto Furuhashi; 古橋　真; Toshiya Ishibashi; 俊哉石橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-11-16
Filing date: 1988-11-16
Publication date: 1990-05-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ　産業上の利用分野Ｂ　発明の概要Ｃ従来の技術Ｄ　発明が解決しようとする課題Ｅ　課題を解決するための手段Ｆ　作用Ｇ　実施例Ｇ、実施例の全体の構成（第６図）Ｇ２実施例の要部の構成（第１図、第２図）Ｇ３実施例
の他の要部の構成（第３図、第４図）Ｇ４　実施例の動
作Ｇ５実施例の要部の動作Ｈ発明の効果Ａ　産業上の利用分野本発明は、例えば電子楽器の音源データ処理用に使用し
て好適なデータ処理装置に関する。

Ｂ　発明の概要本発明は、例えば電子楽器の音源データ処理用に使用し
て好適なデータ処理装置において、実行サイクルの異な
る第１及び第２の実行手段に対して共通のメモリを設け
、一方の実行手段の非アクセス期間に他方の実行手段の
アクセスを行うように調整するようにしたことで、メモ
リの共用化を計ったものである。

Ｃ従来の技術従来、電子楽器の音源またはゲーム機の効果音の音源と
して、例えば方形波信号をそれぞれ分周比及びデコーテ
ィ比が異なる複数のプリセット分周器に供給し、各分周
器から出力される個々の音源信号（いわゆるボイス）を
適宜のレベルで合成するものがあった。原発振波形とし
ては、３角波、正弦波等も用いられる。

また、楽器によっては、例えばピアノやドラムのように
、全発音期間がアタック、デイケイ、サスティン及びリ
リースの４区間に分けられ、各区間で信号の振幅（レベ
ル）が特有の変化状態を呈するものがあり、これに対応
するため、各ボイスの信号レベルが同様に変化するよう
に、いわゆるへ〇ＳＲ制御が行なわれる。

一方、電子楽器用の音源として、正弦波信号を低周波数
の正弦波信号で周波数変調（ＦＭ）した、いわゆるＦＭ
音源が知られており、変調度を時間の函数として、少な
い音源で多種多様の音声信号（本明細書ではオーディオ
信号を意味する）を得ることができる。

なお、効果音の音源としてノイズ（ホワイトノイズ等）
が用いられることがある。

Ｄ　発明が解決しようとする課題前述のようないわゆる電子音源を用いて、現実の各種楽
器の音を再現するためには、極めて複雑な信号処理が必
要であり、回路規模が大きくなるという問題があった。

近時、この問題を解消するために、現実の各種楽器の音
をデジタル録音して、これをメモ’Ｊ　　（ＲＯＭ）に
書き込んでおき、このメモリから所要の楽器の信号を読
み出すようにした、いわゆるサンプラ音源が賞月される
ようになった。

このサンプラ音源では、メモリの容量を節約するために
、デジタル音声信号はデータ圧縮されてメモリに書き込
まれ、メモリから読み出された圧縮デジタル信号は伸長
処理されて原デジタル音声信号に復する。

この場合、各楽器毎に特定の高さ（ピッチ）の音の信号
だけをメモリに書き込んでおき、メモリから読み出した
信号をピッチ変換処理して、所望の高さの音の基本周波
数信号を得るようにしている。

更に、フォルマントと呼ばれる、各楽器に特有な発音初
期の信号波形（例えばピアノの場合には鍵盤をたたいて
からハンマーが弦に当たるまでの動作音等の音）はその
ままメモリに書き込まれて読出されるが、基本周期の繰
返し波形となる部分はその１周期分だけ書き込まれ、繰
返して読み出される。

ところで、このような音源データを処理する際に必要と
する音源データ及び制御プログラムを一時的に格納する
メモリは、比較的大容量のものを必要とし、回路構成が
複雑化する不都合があった。

本発明は斯かる点に鑑み、音源データ等のデータ処理時
に必要とする一時記憶用のメモリの使用効率を上げて、
装置が必要とするメモリを減らすことを目的とする。

Ｅ　課題を解決するための手段本発明のデータ処理装置は、例えば第１図〜第３図に示
す如く、第１の実行サイクルを有し、そのサイクルに従
って実行動作を行うとともに共通のメモＩＪ（１４）に
対してデータの書込み及び読出しを行う第１の実行手段
（１３〉と、第１の実行手段（１３）とは異なる第２の
実行サイクルを有し、この第２の実行サイクルに従って
実行動作を行うとともに共通メモ！Ｊ　（１４）に対し
てデータの書込み及び読出しを行う第２の実行手段（１
０）と、第１及び第２の実行手段（１３）、　（１０）
　のいずれか一方を選択的に共通メモ’Ｊ　（１４）に
接続して第１及び第２の実行手段（１３）、　（１０）
　のいずれか一方と共通メモリ（１４）との書込み又は
読出しを行わせる選択手段（７７）。

（７８）、　（７９）　　と、第１の実行手段（１３）
が共通メモリ（１４）に対して書込み及び読出しを行わ
ない非アクセス期間において第２の実行手段（１０）が
共通メモＩＪ（１４）に対する書込み及び読出しを可能
にするように選択手段（７７）、　　（７８）、（７９
）　　を制御する制御手段（７４）と、第２の実行手段
（１０）が共通メモリ（１４）に対して書込み及び読出
しを行う期間が非アクセス期間と略一致するようにデー
タを保持する第２の実行手＆（１０）と共通メモ’Ｊ　
（１４）との間に設けられた保持手段（１０ａ）　　と
を有するものである。

Ｆ　作用本発明のデータ処理装置によると、第１の実行手段（１
３）と第２の実行手段（１０）とでアクセス期間を分け
るようにしたことで、１個のメモリ（１４）が双方の実
行手段（１０）、　（１３）　　に共通で使用でき、こ
のメモ’Ｊ　（１４）の使用効率が向上し、メモリを節
約することができる。

Ｇ　実施例以下、第１図〜第６図を参照しながら、本発明による電
子楽器の一実施例について説明する。

Ｇ、実施例の全体の構成本発明の一実施例の全体の構成を第６図に示す。

第６図において、（１）は外部に設けられたＲＯＭカー
トリッジ等の音源ＲＯＭであって、前述のようにデジタ
ル録音された、例えば１６ビツトの各種楽器の多様なデ
ータが準瞬時圧縮されて、例えば４ビツトにビット・レ
ート低減（ＢＲＲエンコード）され、ブロック化されて
格納される。この場合、本例においてはピアノ等の楽器
音は、発音初期のフォルマント成分と呼ばれる非音程成
分と、特定の高さの音の１周期分の基本周波数信号であ
る音程成分とに分けて記憶（格納）される。

そして、（１０）は電子楽器としてのデジタル信号処理
部Ｗ（ＤＳＰ）を全体として示し、信号処理部（１１）
及びレジスタＲＡ　Ｍ（１２）が含まれる。ＲＯＭ（１
）の各種音源データのうちの所望のデータが、ＣＰ　Ｕ
（１３）に制御されて、信号処理部（１１）を経由して
外部ＲＡＭ（１４）に転送される。この外部ＲＡＭ（１
４）は例えば５４ｋＢの容量を有し、１回のメモリアク
セス時間は例えば３３０ｎｓで、音源データの他に、Ｃ
Ｐ　Ｕ（１３）のプログラムも書き込まれ、後述する如
くそれぞれ時分割で用いられる。同様に各種制御データ
等が格納されたレジスタＲＡ　Ｍ（１２）も信号処理部
（１１）及びＣＰ　Ｕ（１３）の双方からそれぞれ時分
割で用いられる。

外部ＲＡ　Ｍ（１４）から読み出された音源データは、
信号処理部（１１）において、前述のＢＲＲエンコード
と逆のＢＲＲデコード処理により、もとの音源データに
復した後、必要に応じて、さきに述べたようなＡＤＳＲ
処理、ピッチ変換等の各種処理を施される。処理後のデ
ジタル音声信号は、Ｄ−Ａ変換器（２）を介して、スピ
ーカ（３）に供給される。

Ｇ２実施例の要部の構成本発明の一実施例の要部の構成を第１図及び第２図に示
す。

本実施例では＄ＩＡ、ＩｔＢ・・・・ｌｌＨの８ボイス
をそれぞれ左及び右の２チヤンネルに合成して出力する
ようになされており、各ボイス及び各チャンネルのデジ
タル音声信号はそれぞれ時分割で演算処理されるが、説
明の便宜上、第１図及び第２図では各ボイス毎及び各チ
ャンネル毎にそれぞれ同じ構成の仮想的ハードウェアを
設けである。

第１図において、（２ＯＡ）、　（２０Ｂ）・・・・（
２０Ｈ）　　はそれぞれボイス＃Ａ、ボイス＃Ｂ・・・
・ボイス＃Ｈに対する信号処理部であって、外部ＲＡ　
Ｍ（１４）の端子（１５）に供給される音源選択データ
ＳＲＣ，，ｈによって音源データ格納部（１４Ｖ　”）
から読み出された所望の音源データがそれぞれ供給され
る。

この場合、本例においては非音程成分と音程成分とに分
けて音ｉＲＯＭ（１）に記憶された楽器音を再生する際
には、非音程成分のデータはボイス＃Ａの信号処理部（
２ＯＡ）　　に供給する。ようにし、音程成分のデータ
は他のボイスの信号処理部（２０Ｂ）〜（２０Ｈ）　　
に供給するように後述する制御データで制御する。

信号処理部（２ＯＡ）　　に供給された音源データは、
スイッチＳ１４を介して、ＢＲＲデコーダ（２１）に供
給されて、前述のようにデータ伸長され、バッファＲＡ
　Ｍ（２２）を介して、ピッチ変換回路（２３）に供給
される。スイッチＳいには、端子（３１ａ）　　及び（
３２ａ）　　を介して、レジスタＲＡＭ（１２）（第６
図参照）から制御データＫＯＮ　（キーオン）及びに○
Ｆ（キーオフ）が供給されて、その開閉が制御される。

また、ピッチ変換回路（２３）には、演算パラメータ等
の制御回路（２４）及び端子（３３ａ）　　を経て、レ
ジスタＲＡＭ（１２）からピッチ制御データＰ（Ｈ）。

Ｐ　（Ｌ）　　が供給されると共に、制御回路（２４）
には、端子（３４ａ）　　及びスイッチ８２ｍを経て、
例えばボイスｕＨのような他のボイスの信号が供給され
る。

スイッチ３２ａには、端子（３５ａ＞　　を介して、レ
ジスタＲＡＭ（１２＞から制御データＦＭＯＮ（ＦＭオ
ン）が供給されて、その接続状態が制御される。

ピッチ変換回路（２３）の出力が乗算器（２６）に供給
されると共に、レジスタＲＡＭ（１２）からの制御デー
タＥＮＶ　（エンベロープ制御）及び八〇ＳＲ（へ〇Ｓ
ｌ’１制御）が、それぞれ端子（３６ａ）　　及び（３
７ａ＞　　、制御回路（２７）及び（２８）と切換スイ
ッチ３３ｍとを経て乗算器（２６）に供給される。スイ
ッチＳｓａの接続状態は制御データＡＤＳＲの最上位ビ
ダトによって制御される。

なお、効果音源としてノイズを用いる場合、図示は省略
するが、例えばＭ系列のノイズ発生器の出力がピッチ変
換回路（２３）の出力と切り換えられて乗算器（２６）
に供給される。

乗算器（２６）の出力が第２及び第３の乗算器（２９β
）及び（２９ｒ）　　に共通に供給されると共に、レジ
スタＲＡ　Ｍ（１２）からの制御データＬＶＬ　（左音
量）及びＲＶＬ　（右音量）が、それぞれ端子（３８ａ
）　　及び（３９ａ）　　を介して、乗算器（２９ａ及
び（２９ｒ）　　に供給される。

乗算器（２６）の出力の瞬時値０［ＩＴＸが、端子（４
１ａ）を経て、レジスタＲＡ　Ｍ＜１２）に供給される
と共に、信号処理部（２０Ｂ）　　の端子（３４ｂ）　
　に供給される。スイッチＳ３ａの出力の波高値ＥＮＶ
Ｘ力゛、端子（４２ａ）　　を経て、レジスタＲＡＭ（
１２）に供給される。

また、破線で示すように、信号処理部（２０＾）の端子
（４１ａ）　　の出力を、信号処理部（２（ＩＢ）　　
の端子（３６ｂ）　　に供給することもできる。

レジスタＲＡＭ（１２）上の各制御データのマツプを次
の第１表及び第２表に示す。

第２表第１表の制御データは各ボイス毎に用意される。

第２表の制御データは８ボイスに共通に用意される。ア
ドレスＯＤ以下の制御データは以下に説明する第２図に
関するものである。なお、各レジスタはそれぞれ８ビツ
トである。

第２図において、（５０Ｌ）及び（５０Ｒ）　　はそれ
ぞれ左チャンネル及び右チャンネルの信号処理部であっ
て、第１図の信号処理部（２ＯＡ）　の第２の乗算器（
２９＋）　　の出力が、端子ＴＬ、を経て、左チヤンネ
ル信号処理部（５０Ｌ）　　の主加算器（５１ｍＡ）に
直接に供給されると共に、スイッチＳ４ａを介して、副
加算器（５１ｅβ）に供給され、第３の乗算器（２９ｒ
）　　の出力が、端子ＴＲ，を経て、右チヤンネル信号
処理部（５０Ｒ）　　の主加算器（５１ｍｒ＞に直接に
供給されると共に、スイッチＳＳａを介して、副加算器
（５１ｅｒ）に供給される。

以下同様に、ボイス＋１１３　、＋１　Ｈの信号処理！
（２０Ｂ）〜（２０Ｈ）　の各出力が左及び右チャンネ
ルの信号処理部（５０Ｌ）　及び（５０Ｒ）　　の各加
算器（５１ｍｆ）、　（５１ｅｆｆ）及び（５１ｍｒ）
、　（５１ｅｒ）　　ｌ；ｌ：供給サレル。

両信号処理部（５０Ｌ）、　（５０Ｒ）　の同じボイス
に対応するスイッチＳ４ａ、　　Ｓｓａ　：　Ｓ４ｂ、
　　Ｓｓｂ・・”　Ｓａｈ＋ＳＳｈには、端子（６１ａ
）、　（６１ｂ）　・・＝　（６１ｈ）　を介して、レ
ジスタＲＡＭ（１２）から制御データＥ　ＯＮ、（エコ
ーオン）、ＥＯＮｂ・・・・Ｅ　ＯＮｈ　が供給され、
それぞれ連動して開閉される。

この場合、ボイス″Ａの信号処理部（２ＯＡ）　　で上
述した非音程成分の信号処理を行っているときには、ス
イッチ３４Ｍ及びＳＳａは閉状態にならないように制御
され、非音程成分には残響音（エコー）が付加されない
ようにしである。

主加算器（５１ｍｌ）の出力が乗算器（５２）に供給さ
れると共に、レジスタＲＡＭ（１２）からの制御データ
ＭＶＬ（主音量）が端子（６２）を介して乗算器（５２
）に供給され、乗算器（５２）の出力が加算器（５３）
に供給される。

一方、副加算器（５１ｅｊ２）の出力は、加算器（５４
）、外部ＲＡ　Ｍ（１４）の左チャンネル・エコー制御
部（１４ε１）及びバッファＲＡ　Ｍ（５５）を介して
、例えば有限インパルス応答（ＦＩＲ）フィルタのよう
なデジタル低域フィルタ（５６）に供給される。エコー
制御部（１４［ＥＡ）には、端子（６３）及び（６４）
を介して、レジスタＲＡ　Ｍ（１２）からの制御データ
ＥＳＡ　（エコースタートアドレス）及びＥＤＬ　（エ
コーデイレイ）が供給される。

低域フィルタ（５６）には、端子（６６）を介して、レ
ジスタＲＡ　Ｍ　（１２）から係数データＣ，−Ｃ，が
供給される。

低域フィルタ（５６）の出力が、乗算器（５７）を介し
て加算器（５４）にフィードバックされると共に、乗算
器（５８）に供給される。両乗算器（５７）及び（５８
）には、それぞれ端子（６７）及び（６８）を介して、
レジスタＲＡ　Ｍ（１２）からの制御データＥＦＢ　（
エコーフィードバック）及びＥＶＬ　（エコー音量）が
供給される。

乗算器（５８）の出力は、加算器（５３）に供給されて
、主加算器（５２）の出力と合成され、オーバサンプリ
ングフィルタ（５９）を介して、出力端子Ｌｏｕｔ　に
導出される。

なお、第２図の外部ＲＡ　Ｍ（１４ＥＡ）及び（１４Ｅ
ｒ）は、第１図の外部ＲＡＭ（１４Ｖ）と同様に、それ
ぞれ前出第３図の外部ＲＡ　Ｍ（１４）の一部分であっ
て、各ボイス毎及び各チャンネル毎に時分割で用いられ
る。

また、第１図のバッファＲＡＭ（２２）及び第２図のバ
ッファＲＡ　Ｍ（５５）も、上述と同様に、時分割で用
いられる。

Ｇ３実施例の他の要部の構成ここで、デジタル信号処理装置（Ｄ　Ｓ　Ｐ）（１０）
とＣＰ　Ｕ（１３）とが時分割で外部ＲＡＭ（１４）へ
のデータの書込み及び読出しを行うための同期回路を第
３図に示す。本例においては、Ｄ　Ｓ　Ｐ（１０）とＣ
ＰＵ（１３）の夫々のパスラインを、ラッチ回路（１０
ａ）及びＣ１３ａ）　　とスイッチ（７７）、　（７８
）　　及び（７９）を介して外部ＲＡ　Ｍ（１４）と接
続する。即ち、Ｄ　Ｓ　Ｐ　（１０）ノアトレスハス、
データバス及びコントロールバスを、夫々ラッチ回路（
１０ａ）　　を介してパスライン切換用のスイッチ（７
７）、　（７８）　　及び（７９）の第１の固定接点（
７７ａ）、　（７８ａ）　　及び（７９ａ）　　に接続
し、ＣＰＵ（１３）のアドレスバス、データバス及びコ
ントロールバスを、夫々ラッチ回路（１３ａ）　　を介
して、スイッチ（７７）、　（７８）　　及び（７９）
の第２の固定接点（７７ｂ）。

（７８ｂ）　　及び（７９ｂ）　　に接続する。そして
、夫々のスイッチ（７７）、　（７８）　　及び（７９
）の可動接点（７７ｍ）、　（７８ｍ）及び（７９ｍ）
　を、夫々外部ＲＡ　Ｍ（１４）のアドレスバス、デー
タバス及びコントロールバスに接続する。

そして、水晶発振子（７１ａ）　　が接続された発振器
（７１）よりの周波数信号を、第１の分周器（７２）及
び第２の分周器（７３）に供給し、第１の分周器（７２
）が出力する分周信号をＤ　Ｓ　Ｐ　（１０）にクロッ
ク信号として供給すると共に、時分割制御回路（７４）
に制御クロック信号として供給する。そして、この時分
割制御回路（７４）が出力する切換制御信号により各ス
イッチ（７７）、　（７８）　　及び（７９）の切換を
制御する。

また、この時分割制御回路（７４）が出力する時分割信
号を比較器（７５）の一方の入力端子に供給し、ＣＰ　
Ｕ（１３）が出力するマシンサイクル信号を比較器（７
５）の他方の入力端子に供給する。そして、この比較器
（７５）で、スイッチ（７７）〜（７９）の切換タイミ
ングとＣＰ　Ｕ（１３）のマシンサイクルとの位相差を
検出し、一致検出信号をＡＮＤゲート（７６）の−方の
入力端子に供給する。また、第２の分周器（７３）が出
力する分周信号を、このＡ　Ｎ　Ｄゲート（７６）の他
方の入力端子に供給する。そして、このＡＮＤゲート（
７６）の出力信号を、ＣＰ　Ｕ　（１３）にタロツク信
号として供給する。

ここで、この同期回路の動作を第４図に示すと、発振器
（７１）が出力する周波数信号を第１の分周器（７２）
で分周して得た第４図へに示す如きクロック信号がＤ　
Ｓ　Ｐ　（１０）に供給されているとする。このとき、
この第１の分周器（７２）の出力信号が時分割制御回路
（７４）に供給され、この時分割制御回路（７４）では
第１の分周器（７２）の出力信号の８周期を１周期とし
た時分割制御を行う。このため、時分割制御回路り７４
）は、時分割信号として、第４図已に示す如く、Ｄ　Ｓ
　Ｐ　（１０）のクロック信号の４周期毎にハイレベル
とローレベルとを繰返す信号が出力される。

そして、第２の分周器（７３）は、第１の分周器（７２
）の４倍の分周比に設定され、Ｄ　Ｓ　、Ｐ　（１０）
のクロック信号の１７４の周波数信号が出力され、この
周波数信号が、第４図Ｃに示す如く、ＣＰ　Ｕ（１３）
にクロック信号として供給される。このとき、ＣＰＵ（
１３）のマシンサイクルは、第４図りに示す如く、時分
割信号に同期して変化する信号となるが、電源投入時等
において、時分割信号とマシンサイクル信号との位相が
反転していることが比較器（７５）で検出されると、Ａ
ＮＤゲート（７６）に一致検出信号が供給されなくなり
、このＡＮＤゲート（７６）からＣＰ　Ｕ（１３）にク
ロック信号が供給されなくなる。即ち、第４図Ｃに示し
たＣ　Ｐ　Ｕ（１３）のクロック信号は、時分割信号と
マシンサイクル信号との位相が異なることで、破線で示
すパルスが欠落し、マシンサイクルが半サイクル移動し
て、正常な状態になる。

Ｇ、実施例の動作次に、本発明の一実施例の動作について説明する。

音源データ格納部（１４Ｖ）　　には、例えばピアノ、
サキソホン、シンバル・・・・のような各種楽器の音源
データがＯ〜２５５の番号を付けて格納されており、ピ
アノ等の非音程成分を有する音源データは、非音程成分
と音程成分とで異なる番号を付けて格納される。そして
、音源選択データＳＲＣ，〜ｈによって選択された８個
の音源データが、各ボイスの信号処理部（２ＯＡ）　　
〜（２０Ｈ）　　において、時分割でそれぞれ所定の処
理を施される。

本実施例において、サンプリング周波数ｆｓ　は例えば
４４．１ｋＨｚ　に選定され、１サンプリング周期（１
／ｆ５）　　内に８ボイス及び２チヤンネルで例えば合
計１２８サイクルの演算処理が行なわれる。１演算サイ
クルは例えば１７０ｎＳｅｃ　となる。

本実施例において、各ボイスの発音の開始（キーオン）
と停止（キーオフ）とを示すスイッチ８１□〜Ｓｌｈの
制御は、通常とは異なり、別々のフラグを用いて行なわ
れる。即ち、制御データＫＯＮ（キーオン）及びＫＯＦ
（キーオフ）が別々に用意される。開制御データはそれ
ぞれ８ビツトであって、別々のレジスタに書き込まれる
。各ビットＤ。−Ｄ７　が各ボイスＩＩ　Ａ　、ｌｔ　
Ｈのキーオン、キーオフにそれぞれ対応する。

これにより、使用者（音楽ソフト製作者）はキーオン、
キーオフしたいボイスだけにフラグ″１′″を立てれば
よく、従来のように、例えば個々の音符ごとに、変更し
ないビットを−Ｈバッファレジスタに書き込むプログラ
ムを作製するという煩わしい作業が必要なくなる。

そして、本実施例では材Δ〜ＩＩＨの８ボイスを時分割
で信号処理するため、ピッチ変換回路（２３）において
は、前後各４サンプルの入力データに基いて補間演算、
即ちオーバーサンプリングを行ない、入力データと同一
のサンプリング周波数ｆｓでピッチ変換を行っている。

所望のピッチは制御データＰ　（Ｈ）　　及びＰ　（Ｌ
）　　で表わされる。

なお、このＰ（し）の下位ビットを０にすれば、補間デ
ータの不均一な間引きを回避することができて、ピッチ
の細かい揺らぎが発生せず、高品質の再生音が得られる
。

端子（３５ａ）　　からの制御データＦ　Ｍ　ＯＭによ
り、スイッチ３２ｍが閉成されると、前述のように端子
（３４ａ）に供給される、例えばボイス＃Ｈの音声信号
データがピッチ制御データＰ　（Ｈ）、　Ｐ　（Ｌ）　
　に代入されたようになって、ボイス”への音声信号が
周波°数変調（ＦＭ）される。

これにより、変調信号が例えば数ヘルツの超低周波の場
合は被変調信号にビブラートがかかり、可聴周波の変調
信号の場合は被変調信号の再生音の音色が変化して、特
別に変調専用の音源を設けずとも、サンプラ方式でＦＭ
音源が得られる。

なお、制御データＦ　１，１０　Ｎは、前述のＫＯＮと
同様に８ビツトのレジスタに書き込まれ、各ビットＤｏ
−Ｄ、がボイスＩｔ　Ａ　、ｔｌ　Ｈにそれぞれ対応す
る。

乗算器（２６）においては、制御データＥＮＶ及びＡＤ
ＳＲに基いて、ピッチ変換回路（２３）の出力信号のレ
ベルが時間的に制御される。

即ち、制御データＡＤＳＲのＭＳＢが１′の場合、スイ
ッチＳ３ａは図示の接続状態となって＾ＤＳＲ制御が行
なわれ、制御データＡＤＳＲｃ）Ｍ　Ｓ　Ｂが“０″の
場合にはスイッチ３３ａが図示とは逆の接続状態となっ
てフ二一ディング等のエンベロープ制御が行なわれる。

このエンベロープ制御は、制御データＥＮＶの上位３ビ
ツトにより、直接指定、直線または折線フェードイン、
直線または指数フェードアウトの５モードを選択するこ
とができ、各モードの初期値には現在の波高値が採用さ
れる。

また、ＡＤＲ３制御の場合、信号レベルは、アタック区
間でのみ直線的に上昇し、デイケイ、サスティン及びＩ
Ｊ　ＩＪ−スの３区間では指数的に下降する。

そして、フェードイン及びフェードアウトの時間長は、
制御データＥＮＶの下位５ビツトで指定されるパラメー
タ値に応じて各モード毎に適宜に設定される。

同様に、アタック及びサスティンの時間長は制御データ
八〇　Ｓ　Ｒ（２）の上位及び下位の各４ビツトで指定
されるパラメータ値に応じて設定され、サスティンレベ
ルと、デイケイ及びリリースの時間長とは、制御データ
ＡＤＳＲ（１）の各２ビツトで指定されるパラメータ値
に応じて設定される。

本実施例では、演算回数を減するため、上述のように、
ＡＤＳＲモードのアタック区間において、信号レベルが
直線的に上昇するようになっているが、ＡＤＳＲモード
をエンベロープモードに切換え、アタック区間に折線フ
ェードインモードを対応させると共に、デイケイ、サス
ティン及びリリースの３区間に指数フェードアウトモー
ドを対応させて、より自然なＡＤＳＲ制御をマニュアル
に行なうことができる。

また、乗算器（２６）の信号出力及びエンベロープ制御
人力をそれぞれ端子（４１ａ）　　及び（４２ａ）　　
からレジスタＲＡ　Ｍ（１２）に供給し、サンプル周期
ごとに書き換えることにより、例えば同じ楽器の音源デ
ータからそれぞれピッチが大きく異なる複数の音声信号
を得るような場合、所定ＡＤＳＲパターンと異なる任意
のエンベロープ特性の音声信号が得られる。

第２図の信号処理部（５０Ｌ）　及び（５０Ｒ）　　に
おいては、スイッチＳｚａ、　　ＳＳａ　：　〜Ｓ４１
＋１　　Ｓｓｈが端子（５１ａ）　　〜（６１ｈ）　　
からの制御データＥＯＮ（ＥＯＮ。

〜ＥＯＮｈ）　　によりそれぞれ閉成されて、エコーを
かけるべきボイスが選択される。制御データＥＯＮは前
出第２表に示すように、８ビツトのレジスタに書き込ま
れる。

副加算器（５１ｅｆ）から出力される各ボイスに付与さ
れるエコーの遅延時間は、端子（６４）からエコー制御
部（１４日１）に供給される制御データＥＤＬによって
、例えば０〜２５５ｍ５ｅｃの範囲で左右のチャンネル
で等しく指定される。また、先行及び後続エコーの振幅
比は、端子（６７）から乗算器（５７）に供給される、
符号付８ビツトの制御データＥＦＢにより左右のチャン
ネルで同相に設定される。

なお、端子（６３）からの制御データＥＳＡは、外部Ｒ
Ａ　Ｍ（１４）のうち、エコー制御に用いる部分の先頭
アドレスの上位８ビツトを与える。

また、ＦＩＲフィルタ（５６）には、端子（６６）から
符号付８ビツトの係数Ｃ０〜Ｃ７が供給されて、聴感上
、自然なエコー音が得られるように、フィルタ（５６）
の通過特性が設定される。

上述のようにして得られたエコー信号は、乗算器（５８
）において制御データＥＶＬを乗算されて、乗算器（５
２）において制御データＭＶＬを乗算された主音声信号
と加算器（５３）で合成される。両制御データＭＶＬ及
びＥＶＬは、いずれも符号なし８ビツトであって、相互
に独立であり、左右のチャンネルについてもそれぞれ独
立である。

これにより、主音声信号、エコー信号をそれぞれ独立に
レベル制御することができて、原音響空間をイメージさ
せるような、臨場感に富む再生音場を得ることができる
。

Ｇ、実施例の要部の動作次に、Ｄ　Ｓ　Ｐ　（１０）とＣＰ　Ｕ　（１３）とが
時分割で外部ＲＡＭ（１４）とのデータの入出力を行う
動作を、第５図を参照して説明する。

本例の場合、例えば外部ＲＡＭ（１４）の１回のアクセ
ス時間を約３３０ｎｓとし、Ｄ　Ｓ　Ｐ　（１０）の１
回のメモリアクセス時間を約２４０ｎｓとする。また、
ＣＰＵ（１３）の１マシンサイクルを約１μｓとし、こ
の１マシンサイクル中の約３７５ｎｓを１回のメモリア
クセス時間とする。

ここで、上述した第３図の同期回路より、ＤＳＰ　（１
０）のクロック信号とＣＰ　Ｕ（１０）のクロック信号
と時分割信号とが、第５図Ａ、Ｂ、Ｃに示す如く正常な
状態で得られているとする。このとき、ＣＰ　Ｕ（１３
）の各メモリアクセス期間Ｍｅ　は、第５図りに示す如
く、１マシンサイクルＳの後半部に設定される。そして
第５図Ｅに示す如く、この１マシンサイクルＳ中の前半
に、ＤＳＰ（１０）の２回のメモリアクセス期間Ｍ。１
及びＭＩｌ１２が設定される。

一方、外部ＲＡＭ（１４）の１回のアクセス時間は約３
３０ｎｓで、第５図Ｇに示す如く、ｌマシンサイクルＳ
中に３回のアクセスＭａｔ　、Ｍｎ２　、ＭＣが等間隔
で設定される。

このようにＤ　Ｓ　Ｐ　（１０）、ＣＰ　Ｕ　（１３）
と外部ＲＡＭ（１４）のアクセス期間はずれているが、
本例においては時分割制御回路（７４）によるスイッチ
（７７）〜（７９）の切換制御とラッチ回路（１０ａ）
　及び（１３ａ）　　によるラッチ動作でこのずれが調
整される如くしである。即ち、時分割制御回路（７４）
は、第５図Ｃに示す如き時分割信号に基いて、外部ＲＡ
Ｍ（１４）の１回目のアクセスＭ　Ｄ１’と２回目のア
クセスＭ。２との期間に、各スイッチ（７７）、　（７
８）、　（７９）の可動接点（７７ｍ）、　（７８ｍ）
、　（７９ｍ）　　を第１の固定接点（７７ａ）。

（７８ａ）、　（７９ａ）　　に接続させ、３回目のア
クセスＭｃの期間に、各スイッチ（７７）、　（７８）
、　（７９）の可動接点（７７ｍ）、　（７８ｍ）、　
（７９ｍ）を第２の固定接点（７７ｂ）、　（７８ｂ）
。

（７９ｂ）　　に接続させるように、第５図Ｆに示す如
き切換制御信号を出力する。そして、ＣＰ　Ｕ（１０）
に接続されたラッチ回路（１０ａ）　　は、Ｄ　Ｓ　Ｐ
　（１０）の１回目のアクセス期間ＭＯ，の各パスライ
ンの信号を外部ＲＡＭ（１４）の１回目のアクセス期間
ＭＤ　１　’が終了するまでホールドさせると共に、Ｄ
　Ｓ　Ｐ　（１０）の２回目のアクセス期間Ｍ、２の各
バスフィンの信号を外部ＲＡ　Ｍ（１４）の２回目のア
クセス期間Ｍ　Ｄ　２が終了するまでホールドさせる。

また同様に、ＣＰＵ（１３）に接続されたラッチ回路（
１３ａ）　　は、ＣＰＵ（１３）のアクセス期間Ｍ０　
の各パスラインの信号を外部ＲＡ　Ｍ（１４）の３回目
のアクセス期間Ｍ。′が終了するまでホールドさせる。

なお、この各ラッチ回路（１０ａ）、　（１３ａ）　　
の動作は、例えばＣＰＵ（１３）により制御される。

このようにして、Ｄ　Ｓ　Ｐ　（１０）とＣＰ　Ｕ（１
３）とが時分割で１個の外部ＲＡＭ（１４）を共用で使
用するようになり、外部ＲＡ　Ｍ（１４）の使用効率が
向上し、少ない数のメモリでＤ　Ｓ　Ｐ　（１０）とＣ
Ｐ　Ｕ（１３）とのデータ処理用の外部ＲＡＭ（１４）
が構成できる。そして、Ｄ　Ｓ　Ｐ　（１０）とＣＰ　
Ｕ（１３）とはメモリアクセス期間が異なるのが等間隔
に調整され、例えば本例においては、約３３０ｎＳ毎に
１回のアクセスが行われるので、比較的低速でアクセス
が行われる比較的安価なメモリ装置を外部ＲＡＭ（１４
）として使用できるようになる。

なお、上述実施例は、Ｄ　Ｓ　Ｐ　（１０）として比較
的アクセス速度の速いものを使用し、ＣＰＵ（１３）と
して比較的アクセス速度の遅いものを使用して組合せた
場合の一例について述べたちので、この実施例に限定さ
れるものではなく、組合せるデータ実行手段とメモリの
アクセス速度に応じて、各アクセス期間の調整状態は適
宜設定すればよい。

さらにまた、本発明は上述実施例に限らず、本発明の要
旨を逸脱することなく、その種種々の構成が取り得るこ
とは勿論である。

Ｈ発明の効果本発明のデータ処理装置によると、１個の外部メモリを
２組のデータ実行手段で共用するようにしたので、メモ
リの使用効率が向上し、メモリを節約することができる
利益がある。

【図面の簡単な説明】

第１図、第２図及び第３図は本発明のデータ処理装置の
一実施例の要部の構成を示すブロック図、第４図及び第
５図は夫々第１図例の説明に供するタイミング図、第６
図は本発明の一実施例の全体構成を示すブロック図であ
る。（１０）はデジタル信号処理装置、（１０ａ）　　はラ
ッチ回路、（１２）はレジスタＲＡ　Ｍ、　（１３）は
ＣＰＵ。（１３ａ）　　はラー／チ回路、（１４）は外部ＲＡＭ
、（１４Ｖ）は音源データ格納部、（１４巳ｆ）、（１
４巳ｒ）はエコー制御部、（２ＯＡ）、　（２０Ｂ）　
　・・・・（２０Ｈ）、　（５０Ｌ）、　（５０Ｒ）　
　は信号処理部、（７４）は時分割制御回路、（７７）
、　（７８）。（７９）はスイッチである。代　　理　　人　　　　　伊　　藤　　　　　貞史弗倒
の孕部第３図

Claims

【特許請求の範囲】　第１の実行サイクルを有し、そのサイクルに従って実
行動作を行うとともに共通のメモリに対してデータの書
込み及び読出しを行う第１の実行手段と、上記第１の実行サイクルとは異なる第２の実行サイクル
を有し、この第２の実行サイクルに従って実行動作を行
うとともに上記共通メモリに対してデータの書込み及び
読出しを行う第２の実行手段と、上記第１と第２の実行手段とのいずれか一方を選択的に
上記共通メモリに接続して上記第１と第２の実行手段の
いずれか一方と上記共通メモリとの書込み又は読出しを
行わせる選択手段と、上記第１の実行手段が上記共通メ
モリに対して書込み及び読出しを行わない非アクセス期
間において上記第２の実行手段が上記共通メモリに対す
る書込み及び読出しを可能にするように上記選択手段を
制御する制御手段と、上記第２の実行手段が上記共通メモリに対して書込み及
び読出しを行う期間が上記非アクセス期間と略一致する
ようにデータを保持する上記第２の実行手段と上記共通
メモリとの間に設けられた保持手段とを有するデータ処
理装置。