JPH0527769A

JPH0527769A - 演算処理回路

Info

Publication number: JPH0527769A
Application number: JP3214103A
Authority: JP
Inventors: Makoto Furuhashi; 真古橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-07-17
Filing date: 1991-07-17
Publication date: 1993-02-05

Abstract

(57)【要約】【構成】入力されたＫ系統のサンプルデータと係数メ
モリ２に格納された乗算係数とが乗算器７により乗算さ
れ、乗算結果は加算器９に入力される。得られた加算結
果は加算出力レジスタ１０に保持されＫ−１個のレジス
タを介して加算器９に戻る。また、バッファＲＡＭ１か
ら読みだされ乗算及び加算処理されたデータがバッファ
ＲＡＭ１に戻され次々と書き込まれるまでの演算サイク
ルをｎＫ（ｎは自然数）とする。【効果】Ｋ系統のサンプルデータ列を独立にかつ並列
に演算処理することができる。また、乗算されるのが同
一係数であれば、演算スピードが高速化しても係数のフ
ェッチスピードは１／Ｋでよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばディジタル信号
処理に適用される演算処理回路に関する。

【従来の技術】ディジタル信号処理においは、演算処理
回路の主要部に累積加算回路を用いている。上記ディジ
タル信号処理の演算処理回路の主要部となる従来の累積
加算回路の構成を図６に示す。

【０００２】図６において、例えばアナログ信号をサン
プリングして得られたサンプルデータは、バッファＲＡ
Ｍ１０１もしくは入力端子１０２から乗算器１０４に供
給される。一方、乗算係数は係数メモリ１０３から乗算
器１０４に供給される。乗算器１０４では、上記サンプ
ルデータと上記乗算係数とが乗算される。上記乗算器１
０４で乗算された乗算結果は、加算器１０５に供給さ
れ、加算器１０５の出力がＣレジスタ１０６に供給され
る。上記Ｃレジスタ１０６は、加算出力を一時的に保持
する加算出力レジスタである。上記Ｃレジスタ１０６の
出力は、入力として加算器１０５に戻されると共に、端
子１０７から他のレジスタに供給される。

【０００３】上記図６に示した従来の累積回路の動作
は、例えば、乗算器１０４に供給されるサンプルデータ
をｘ₀、ｘ₁、ｘ₂とし、乗算係数をａ₀、ａ₁、ａ₂
とした場合には、次の通りである。

【０００４】先ず、バッファＲＡＭ１０１もしくは端子
１０２から乗算器１０４にサンプルデータｘ₀が供給さ
れる。このとき係数メモリ１０３からは乗算係数ａ₀が
乗算器１０４にフェッチされる。乗算器１０４からは、
フェッチされた乗算係数ａ₀とサンプルデータｘ₀が乗
算されて、ａ₀・ｘ₀という乗算結果が加算器１０５に
出力される。次に、乗算器１０４には、サンプルデータ
ｘ₁が供給され、乗算係数ａ₁もフェッチされる。そし
て乗算結果ａ₁・ｘ₁として加算器１０５に出力される
ときに、上記の乗算結果ａ₀・ｘ₀は、Ｃレジスタ１０
６から加算器１０５の他の端子に供給されて、乗算結果
ａ₁・ｘ₁に加算され、ａ₀・ｘ₀＋ａ₁・ｘ₁がＣレ
ジスタ１０６に保持される。

【０００５】次に、乗算器１０４には、サンプルデータ
ｘ₂が供給され、同時に乗算係数ａ₂がフェッチされ
る。上記乗算器１０４から乗算結果ａ₂・ｘ₂が加算器
１０５に出力されると、Ｃレジスタ１０６に保持されて
いたａ₀・ｘ₀＋ａ₁・ｘ₁が上記加算器１０５の他の
端子に供給されて加算される。その結果、ａ₀・ｘ₀＋
ａ₁・ｘ₁＋ａ₂・ｘ₂がＣレジスタ１０６に供給され
る。

【０００６】

【発明が解決しようとする課題】ディジタル信号処理の
演算処理回路のなかで累積加算回路は、上述の図６にて
説明したように、ある一つの累積演算（例えばＦＩＲフ
ィルタの乗加算）が終わるまでは、途中で他の計算を入
れることはできない。そのため、異なるサンプル列に同
じ係数セットを累積加算するような場合は、各々のサン
プル列に対して別々に計算することになる。したがっ
て、演算を高速化しようとすると係数メモリのフェッチ
も高速化する必用がある。

【０００７】また、累積加算回路の加算部は、通常１ク
ロックで加算を行うが、加算サイクルが高速になってく
ると、図６に示すＣレジスタ１０６の出力から加算器１
０５の入力までの引き回しや、Ｃレジスタ１０６の出力
が供給される他のレジスタ等の負荷によって、Ｃレジス
タ１０６に再びラッチするのが間に合わなくなる。言い
換えるとＣレジスタ１０６の値の確定に時間がかかるこ
とになる。

【０００８】そのため、図７に示すように、累積加算回
路のＣレジスタ１０６の出力から加算器１０５の入力の
間に、Ｘφレジスタ１０８を挿入することが考えられる
が、この場合、累積加算は１回につき２サイクル必用に
なり、１サイクルおきに無駄なサイクルが生じてしまう
ことになる。

【０００９】ところで、このような演算処理回路はいわ
ゆるサンプラ音源に適用することができる。このサンプ
ラ音源とは、生の楽器音等をサンプリングしてディジタ
ル信号処理した音源データをメモリ等に記憶させて、こ
のメモリから所要の楽器の信号を読みだすようにしたも
のである。

【００１０】上記サンプラ音源のディジタル信号処理で
は、ＢＲＲデコード、ピッチ変換、エンペローブ演算、
ボリューム演算、エコーフィルタ演算、オーバーサンプ
リング演算、ピッチ値の更新等、多種の演算が必要であ
る。それぞれ全く異なる係数による乗加算をする。ま
た、エコーフィルタとオーバーサンプリング以外の演算
は、演算の速さが要求される８ボイスについて独立に行
わねばならない。これらの演算を通常のディジタル信号
処理で行うのは難しい。

【００１１】本発明は、上述のような課題を解決するた
めになされたものであり、演算を高速化し、別々の複数
の累積演算を同時に進行させる演算処理回路を提供する
ことを目的とする。

【００１２】

【課題を解決するための手段】本発明は上述の目的を達
成するためになされたものであり、入力されたサンプル
データに乗算される乗算係数が格納される係数メモリ
と、上記入力されたサンプルデータと上記係数メモリか
ら読みだされた乗算係数とを乗算する乗算手段と、上記
乗算手段の乗算結果が入力される加算手段と、上記加算
手段からの加算出力を一時的に保持する加算出力レジス
タ（Ｃレジスタ）と、上記加算出力レジスタからの加算
出力が、Ｋ−１個（Ｋはサンプル列の系統数）のレジス
タを介して上記加算手段に戻る構成を有する。

【００１３】また、上記乗算係数が乗算されるサンプル
列が格納されたデータメモリを有し、上記データメモリ
から読みだされたデータが上記乗算及び加算処理され
て、該データメモリに戻されて書き込まれるまでの演算
サイクルをｎＫ（ｎは自然数）とする構成を有する。

【００１４】

【作用】サンプルデータに乗算係数を乗算し、その乗算
結果に加算を行う演算処理回路では、サンプルデータの
データ列の系統数をＫとした時、加算部にＫ−１個のレ
ジスタを挿入することによって、Ｋ系統の演算を並列か
つ独立に行うことができ、乗算係数が同一の場合には、
乗算係数の格納されている係数メモリのフェッチをＫ系
統につき一回で済ませることができる。

【００１５】また、サンプルデータが格納されるデータ
メモリからデータが読みだされた後、演算されたデータ
が再びデータメモリに書き込まれる演算のサイクルをｎ
Ｋ（ｎは自然数）となるように構成することによって、
Ｋ系統の累積演算を同時に行うことができる。

【００１６】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は、本発明の演算処理回路の構
成を示す図であり、サンプル列の系統数を２系統にして
いる。Ａレジスタ５には、バッファＲＡＭ１からＰレジ
スタ３を介してサンプルデータが供給される。また、他
のサンプルデータも端子１６から供給される。Ｂレジス
タ６には、係数メモリ２からＱレジスタ４を介して乗算
係数が供給される。また、端子１７からも他の係数が供
給される。上記Ａレジスタ５に保持されたサンプルデー
タ及び上記Ｂレジスタ６に保持された乗算係数は、乗算
器７に供給される。上記乗算器７で得られた乗算結果は
Ｗレジスタ８を介して加算器９に供給される。上記加算
器９には、上記乗算結果の他に加算器９からＣレジスタ
１０及びＸφレジスタ１１を介した加算結果と端子１８
から他のデータが供給される。

【００１７】上記加算器９では、上記加算結果と上記乗
算結果が加算される。上記加算器９の加算結果は、Ｃレ
ジスタ１０からＸφレジスタ１１へ供給されると共に、
上記Ｙレジスタ１２に供給される。上記Ｙ２レジスタ１
２の出力は、Ｚレジスタ１３に供給されると共に、端子
１５を介して外部に導出される。上記Ｚレジスタ１３か
らは、バッファＲＡＭ１３に対して書き込み入力信号が
供給される。

【００１８】また、エンベローブ演算／ボリュウム乗算
後の和をとるための値を保持しておくテンポラリレジス
タ１４も、Ｃレジスタ１０とＸφレジスタ１１の間に並
列に挿入されている。本実施例では、テンポラリレジス
タ１４が、Ｘ１レジスタ１４ａ、Ｘ２レジスタ１４ｂ、
Ｘ３レジスタ１４ｃ、Ｘ４レジスタ１４ｄで構成されて
いる。

【００１９】次に、本発明の実施例の演算処理回路の動
作を図１と図２を参照しながら説明する。ここで図２
は、本発明の実施例の演算処理回路の演算サイクルをデ
ータの系統毎に示した図である。

【００２０】図１の本発明の実施例のバッファＲＡＭ１
からは、２系統のサンプルデータが供給される。この２
系統のサンプルデータ列を例えば、ｘ系統とｙ系統と
し、それぞれのデータをｘ₀、ｘ₁、・・・・とｙ₀、
ｙ₁、・・・・とする。これらの２系統のデータは交互
に、例えばｘ₀、ｙ₀、ｘ₁、ｙ₁・・・・の順に出力
される。係数メモリ２から供給される乗算係数は、
ｃ₀、ｃ₁・・・・とする。

【００２１】先ず、ｘ系統のサンプルデータとｙ系統の
サンプルデータの演算の関係を図２Ａと図２Ｂを用いて
説明する。図２Ａは、ｘ系統のサンプルデータの演算の
流れを示し、図２Ｂはｙ系統の演算の流れを示す。図２
ＡでバッファＲＡＭ１からｘ系統のサンプルデータｘ₀
がＰレジスタ３に供給される。このとき図２Ｂのように
ｙ系統のサンプルデータｙ₀は、バッファＲＡＭ１から
出る。図２Ａの上記Ｐレジスタ３で保持された上記ｘ₀
は、Ａレジスタ５に供給される。このとき図２Ｂのよう
にｙ系統のｙ₀は、Ｐレジスタ３に保持される。図２Ａ
の上記Ａレジスタ５からは、乗算器７にｘ₀が供給され
る。すると、上記乗算器７では、上記ｘ₀と係数メモリ
から供給された係数ｃ₀とが乗算されて、乗算結果ｃ₀
・ｘ₀がＷレジスタ８に供給される。上記Ｗレジスタ８
からの乗算結果ｃ₀・ｘ₀は、加算器９に供給される。
このとき図２Ｂのようにｙ系統のｙ₀は、上記Ｐレジス
タ３からＡレジスタ５に供給される。図２Ａの上記加算
器９にて上記乗算結果ｃ₀・ｘ₀には、Ｘφレジスタ１
１を介した加算結果が加算され、加算結果ｃ₀・ｘ₀が
Ｃレジスタ１０に供給される。このとき図２Ｂのように
ｙ系統のｙ₀は、上記Ａレジスタ５から乗算器７に供給
され、上記係数ｃ₀と乗算され乗算結果ｃ₀・ｙ₀とな
り、Ｗレジスタ８に供給される。上記Ｗレジスタ８から
の乗算結果ｃ₀・ｙ₀は、加算器９に供給される。図２
ＡのＣレジスタ１０に保持された上記加算出力ｃ₀・ｘ
₀は、Ｘφレジスタ１１に供給される。このとき図２Ｂ
のように加算器９に供給されているｙ系統の乗算結果ｃ
₀・ｙ₀には、Ｘφレジスタ１１を介した加算結果が加
算され、加算結果ｃ₀・ｙ₀がＣレジスタ１０に供給さ
れる。図２ＡのＸφレジスタ１１に供給された加算結果
ｃ₀・ｘ₀は、上記加算器９に戻され、Ｗレジスタ８を
介して乗算器７から上記加算器９に供給された乗算結果
が加算される。そして、また上記加算結果は、Ｃレジス
タ１０に保持される。このとき図２ＢのようにＣレジス
タ１０に保持されている上記加算結果ｃ₀・ｙ₀は、Ｘ
φレジスタ１１に供給される。以下、ｘ系統のサンプル
データについては、図２Ａのように演算が繰り返され、
ｙ系統のサンプルデータについては、図２Ｂのように演
算が繰り返される。すなわち、本発明の実施例のように
サンプルデータを２系統とした場合には、１個のＸφレ
ジスタ１１を加算部に挿入することにより２系統の演算
が並列に処理できる。ここで上記２系統の演算はそれぞ
れ完全に独立して行われ、例えばフィルタの場合互いに
異なるフィルタ特性のフィルタ処理を行うこともでき
る。このことを発展させると、Ｋ系統のサンプルデータ
を並列にかつ独立に演算させる場合には、Ｋ−１個のレ
ジスタを加算部に挿入すればよいことになる。

【００２２】また、Ｋ系統のサンプルデータに同じ係数
を乗算する場合、加算部にＫ−１個のレジスタを挿入し
てＫ系統の並列演算を行わせることにより係数フェッチ
はＫ系統について共通に１回でよい。例えばＫ系統の異
なるサンプルデータ列に同じフィルタ係数をフェッチす
る場合は、Ｋサンプルにつき１回だけで足りる。したが
って、演算が高速化しても係数メモリに対するアクセス
タイムはサンプルレートのスピードの１／Ｋでよいこと
になる。

【００２３】次に、図１の本発明の実施例の構成でバッ
ファＲＡＭ１からサンプルデータが読みだされた後、演
算が施されＣレジスタ１０、Ｙレジスタ１２及びＺレジ
スタ１３を介して上記バッファＲＡＭ１に演算結果が次
々と書き込まれる場合、すなわちバッファＲＡＭ１に演
算内容を次々と書き込む場合の各ステップ（サイクル）
について図２Ｃを参照しながら説明する。

【００２４】図２Ｃに、ｘ系統のサンプルデータの流れ
を説明する。バッファＲＡＭ１から読みだされＰレジス
タ３にサンプルデータｘ₀が入る。上記サンプルデータ
ｘ₀は、上記Ｐレジスタ３からＡレジスタ５に供給され
る。上記サンプルデータｘ₀は、Ａレジスタ５から乗算
器７に供給され、係数ｃ₀と乗算される。そして、乗算
結果ｃ₀・ｘ₀がＷレジスタ８に保持される。上記Ｗレ
ジスタ８から乗算結果ｃ₀・ｘ₀が加算器９に供給され
る。上記加算器９では、上記乗算結果ｃ₀・ｘ₀にＸφ
レジスタ１１を介した加算結果が加算され加算結果ｃ₀
・ｘ₀が得られる。上記加算結果ｃ₀・ｘ₀は、Ｃレジ
スタ１０に供給される。上記加算結果ｃ₀・ｘ₀は、Ｃ
レジスタ１０からＹレジスタ１２に供給される。上記加
算結果ｃ₀・ｘ₀は、上記Ｙレジスタ１２からＺレジス
タ１３に供給される。そして、Ｚレジスタ１３から上記
加算結果ｃ₀・ｘ₀が、バッファＲＡＭ１に書き込まれ
る。この演算内容の書き込みは次々と行われる。

【００２５】上述した図２Ｃのｘ系統のサンプルデータ
のながれの中で、サンプルデータの読み出しから書き込
みまでのステップ数は、Ｐレジスタ３で１、Ａレジスタ
５で２、以下Ｚレジスタ１３までで６としている。本発
明の実施例では、サンプルデータの系統数を２系統とし
ており、Ｃレジスタ１０から加算器９までの間に１個の
Ｘφレジスタ１１を挿入している。すなわち、Ｋ−１個
のレジスタを加算部に挿入し、書き込みから読み出しま
でのステップ数（サイクル）をｎＫ（ｎは自然数）サイ
クルとすると、同時にＫ系統の演算が行える。

【００２６】次に、本発明の実施例の演算処理回路が適
用されるサンプラ音源のディジタル音声信号発生装置の
全体の構成を図３を参照しながら説明する。図３におい
て、音源ＲＯＭ２１には、ディジタル処理された例えば
各種楽器の多様なデータが、メモリの容量を節約するた
めに、準瞬時圧縮された状態で格納されている。

【００２７】ディジタル信号処理装置（ＤＳＰ）３０
は、信号処理部３１とレジスタＲＡＭ３２とを有する。
音源ＲＯＭ２１のデータ圧縮された各種音源データのう
ちの所望のデータが、ＣＰＵ３３に制御されて、信号処
理部３１を経由して外部ＲＡＭ３４に転送される。この
外部ＲＡＭ３４は例えば６４ＫＢの容量を有し、音源デ
ータの他に、ＣＰＵ３３のプログラムも書き込まれ、そ
れぞれ時分割で用いられる。同様に各種データが格納さ
れたレジスタＲＡＭ３２も信号処理部３１及びＣＰＵ３
３の双方からそれぞれ時分割で用いられる。

【００２８】外部ＲＡＭ３４から読みだされた音源デー
タは、信号処理部３１において、前述のＢＲＲエンコー
ドと逆のＢＲＲデコード処理によりデータ伸長され、も
との音源データに復した後、必要に応じて上述したエン
ベローブ演算、ボリューム演算、エコーフィルタ演算、
オーバーサンプリング演算、ピッチ値の更新等多種の演
算により各種処理を施される。処理後のディジタル音声
信号は、Ｄ−Ａ変換器２２を介して、スピーカ２３に供
給される。

【００２９】図４及び図５には、本発明の一実施例の演
算処理回路が適用されるサンプラ音源のディジタル音声
信号発生装置の要部の構成を示す。上記ディジタル音声
信号発生装置では＃Ａ、＃Ｂ、^....＃Ｈの８ボイスをそ
れぞれ左及び右の２チャンネルに合成して出力する。各
ボイス及び各チャンネルのディジタル音声信号はそれぞ
れ時分割で演算処理されるが、説明の便宜上、図４及び
図５では各ボイス毎及び各チャンネル毎にそれぞれ同じ
構成の仮想的ハードウェアを設けてある。

【００３０】図４において、信号処理部４０Ａ、４０
Ｂ、^....４０Ｈは、それぞれボイス＃Ａ、ボイス＃Ｂ、
^....ボイス＃Ｈに対するものであり、外部ＲＡＭ３４の
端子３５に供給される音源選択データＳＲＣ_a ^....ＳＲ
Ｃ_hによって音源データ格納部３４Ｖから読みだされた
所望のデータがそれぞれ供給される。

【００３１】信号処理部４０Ａに供給された音源データ
は、スイッチＳ_1aを介して、ＢＲＲデコーダ４１に供給
されて、データ伸長され、バッファＲＡＭ４２を介し
て、ピッチ変換回路４３に供給される。スイッチＳ_1aに
は、端子５１ａ及び５２ａを介して、レジスタＲＡＭ３
２から制御データＫＯＮ（キーオン）及び制御データＫ
ＯＦ（キーオフ）が供給されて、その開閉が制御され
る。またピッチ変換回路４３には、演算パラメータ等の
制御回路４４及び端子５３ａを経て、レジスタＲＡＭ３
２からピッチ制御データＰ（Ｈ）、及び、ピッチ制御デ
ータＰ（Ｌ）が供給されると共に、制御回路４４には、
端子５４ａ及びスイッチＳ_2aを経て、例えばボイス＃Ｈ
のような他のボイスの信号が供給される。スイッチＳ_2a
には、端子５５ａを介して、レジスタＲＡＭ３２から制
御データFMON（ＦＭオン）が供給されて、その接続状態
が制御される。

【００３２】ピッチ変換回路４３の出力が乗算器４６に
供給されると共に、レジスタＲＡＭ３２からの制御デー
タＥＮＶ（エンベローブ制御）及びADSR(ADSR 制御）
が、それぞれ端子５６ａ及び５７ａ、制御回路４７及び
制御回路４８と切換スイッチＳ_3aとを経て乗算器４６に
供給される。スイッチＳ_3aの接続状態は制御データADSR
の最上位ビットによって制御される。

【００３３】なお、効果音源としてノイズを用いる場
合、図示は省略するが、例えばＭ系列のノイズ発生器の
出力がピッチ変換回路４３の出力と切り換えられて乗算
器４６に供給される。

【００３４】第２及び第３の乗算器４９Ｌ及び４９Ｒに
乗算器４６の出力が共通に供給されると共に、乗算器４
９Ｌ及び乗算器４９ＲにはレジスタＲＡＭ３２からの制
御データＬＶＬ（左音量）及びＲＶＬ（右音量）が、そ
れぞれ端子５８ａ及び端子５９ａを介して供給される。

【００３５】乗算器４６の出力の瞬時値OUTXは、端子６
１ａを経て、レジスタＲＡＭ３２に供給されると共に、
信号処理部４０Ｂの端子５４ｂに供給される。スイッチ
Ｓ_3aの出力の波高値ENVXは、端子６２ａを経て、レジス
タＲＡＭ３２に供給される。

【００３６】また、破線で示すように、信号処理部４０
Ａの端子６１ａの出力を、信号処理部４０Ｂの端子５６
ｂに供給することもできる。

【００３７】図５は、それぞれ左チャンネル及び右チャ
ンネルの信号処理部を示す図である。図４の信号処理部
４０Ａの第２の乗算器４９Ｌの出力が、端子ＴＬ_aを経
て、左チャンネル信号処理部７０Ｌの主加算器７１ｍＬ
に直接に供給されると共に、スイッチＳ_4aを介して、副
加算器７１ｅＬに供給される。また第３の乗算器４９Ｒ
の出力が、端子ＴＲ_aを経て、右のチャンネル信号処理
部７０Ｒの主加算器７１ｍＲに直接に供給されると共
に、スイッチＳ_5aを介して、副加算器７１ｅＲに供給さ
れる。

【００３８】以下同様に、ボイス＃Ｂ〜＃Ｈの信号処理
部４０Ｂ〜４０Ｈの各出力が左チャンネル及び右チャン
ネルの信号処理部７０Ｌ及び信号処理部７０Ｒの主加算
器７１ｍＬ、副加算器７１ｅＬ及び主加算器７１ｍＲ、
副加算器７１ｅＲに供給される。

【００３９】左チャンネル信号処理部７０Ｌ、右チャン
ネル信号処理部７０Ｒの同じボイスに対応するスイッチ
Ｓ_4a、Ｓ_5a、Ｓ_4b、Ｓ_5b・・・Ｓ_4h、Ｓ_5hには、端子８
１ａ、８１ｂ、・・・８１ｈを介して、レジスタＲＡＭ
３２から制御データＥＯＮ_a( エコーオン) 、ＥＯＮ_b
・・・ＥＯＮ_hが供給され、それぞれ連動して開閉され
る。

【００４０】左チャンネル信号処理部７０Ｌの乗算器７
２には、主加算器７１ｍＬの出力が供給されると共に、
レジスタＲＡＭ３２からの制御データＭＶＬ（主音量）
が端子８２を介して供給され、この乗算器７２の出力が
加算器７３に供給される。

【００４１】一方、副加算器７１ｅＬの出力は、加算器
７４と、外部ＲＡＭ３４の左チャンネル・エコー制御部
３４ＥＬ及びバッファＲＡＭ７５とを介して、例えば有
限インパルス応答（ＦＩＲ）フィルタのようなディジタ
ル低域フィルタ７６に供給される。エコー制御部３４Ｅ
Ｌには、端子８３及び端子８４を介して、レジスタＲＡ
Ｍ３２からの制御データＥＳＡ（エコースタートアドレ
ス）及びＥＤＬ（エコーディレイ）が供給される。

【００４２】低域フィルタ７６には、レジスタＲＡＭ３
２から係数データＧ₀〜Ｇ₇が端子８６を介して、供給
される。低域フィルタ７６の出力が、加算器７４に乗算
器７７を介してフィードバックされると共に、乗算器７
８に供給される。両乗算器７７及び７８には、それぞれ
レジスタＲＡＭ３２からの制御データＥＦＢ（エコーフ
ィードバック）及びＥＶＬ（エコー音量）が端子８７及
び端子８８を介して、供給される。

【００４３】乗算器７８の出力は、加算器７３に供給さ
れて、乗算器７２の出力と合成され、出力端子Ｌ_OUTに
オーバサンプリングフィルタ７９を介して、導出され
る。なお、図５の外部ＲＡＭ３４ＥＬ及び３４ＥＲは、
図４の外部ＲＡＭ３４Ｖと同様に、それぞれ前出の第３
図の外部ＲＡＭ３４の一部分であって、各ボイス毎及び
各チャンネル毎に時分割で用いられる。

【００４４】また、図４のバッファＲＡＭ２２及び図５
のバッファＲＡＭ５５も、上述と同様に、時分割で用い
られる。

【００４５】次に、本発明の一実施例の演算処理回路が
適用される各種演算が実行されるディジタル音声信号処
理装置の図４及び図５に示した要部の動作について説明
する。音源データ格納部３４Ｖには、例えば、ピアノ、
サキソホン、シンバル・・・のような各種楽器の音源デ
ータが０〜255 の番号を付けられて格納されており、音
源選択データＳＲＣ_a・・・・ＳＲＣ_hによって選択された
８個の音源データが、各ボイスの信号処理部４０Ａ〜４
０Ｈにおいて、時分割でそれぞれ所定の処理を施され
る。

【００４６】本ディジタル音声信号発生装置では、標本
化のためのサンプリング周波数ｆ_Sは例えば44.1kHz に
選定され、１サンプリング周期（１／ｆ_S）内に８ボイ
ス及び２チャンネルで例えば合計128 サイクルの演算処
理が行われる。１演算サイクルは例えば170nSec とな
る。

【００４７】本ディジタル音声信号発生装置において、
各ボイスの発音の開始（キーオン）と停止（キーオフ）
とを示すスイッチＳ_1a〜Ｓ_1hの制御は、通常とは異な
り、別々のフラグを用いて行われる。すなわち、制御デ
ータＫＯＮ（キーオン）及び制御データＫＯＦ（キーオ
フ）が別々に用意される。両制御データはそれぞれ８ビ
ットであって、別々のレジスタに書き込まれる。各ボイ
ス＃Ａ〜＃Ｈには各ビットＤ₀〜Ｄ₇がキーオン、キー
オフとしてそれぞれ対応する。

【００４８】これにより、使用者はキーオン、キーオフ
したいボイスにだけフラグを立てればよく、従来のよう
に、例えば個々の音符ごとに、変更しないビットを一旦
バッファレジスタに書き込むプログラムを作成するとい
う煩わしい作業が必用なくなる。

【００４９】本ディジタル音声信号発生装置では、前述
したように＃Ａ〜＃Ｈの８ボイスを時分割で処理するた
めに、ピッチ変換回路４３で、前後各４サンプルの入力
データに基づきオーバーサンプリングと呼ばれる補間演
算を行い、入力データと同じサンプリング周波数でピッ
チ変換を行っている。所望のピッチは制御データP(H)及
びP(L)で表される。

【００５０】なお、この制御データP(L)の下位ビットを
０にすれば、補間データによる不均一な間引きを避ける
ことができ、ピッチの細かい揺らぎが発生せずに、高品
質の再生音が提供される。

【００５１】スイッチＳ_2aが、端子５５ａからのデータ
FMONにより開成されると、前述のように端子３４ａに供
給される例えばボイス＃Ａの音声信号がピッチ制御デー
P(H)及びＰ(L) に代入されるようになって、ボイス＃Ａ
の音声信号が周波数変調される。

【００５２】これにより、変調信号が例えば数ヘルツの
超低周波の場合は被変調信号にビブラートがかかり、可
聴周波の変調信号の場合は被変調信号の再生音の音色が
変化して、特別に変調専用の音源を設けなくとも、サン
プラ音源方式でＦＭ音源が得られる。なお、制御データ
FMONは、前述のKON と同様に８ビットのレジスタに書き
込まれ、各ビットＤ₀〜Ｄ₇がボイス＃Ａ〜＃Ｈにそれ
ぞれ対応する。

【００５３】また、上記の変調及び被変調ボイスを任意
に選定可能とするためには、変調信号を一時的に格納す
るメモリが必要となるが、本実施例では、前の段のボイ
スの信号で次の段のボイスの信号を変調することによ
り、該メモリを必要とせずにハードウェアの構成を簡単
にしている。

【００５４】さらに、音声データのオーバーフロ等の防
止のために、変調信号に選定されたボイスには、乗算器
４９Ｌ及び４９Ｒで制御データＬＶＬ及び制御データＲ
ＶＬによりミューティングがかけられる。

【００５５】乗算器４６では、制御データＥＮＶ及びAD
SRに基づいて、ピッチ変換回路４３の出力信号のレベル
が時間的に制御される。すなわち、制御データADSRのＭ
ＳＢが“１”の場合、スイッチＳ_3aは図に示す接続状態
になって、ADSR制御が行われ、制御データADSRのＭＳが
“０”の場合にはＳ_3aが図示とは反対の接続状態となっ
てフェーディング等のエンベローブ制御が行われる。

【００５６】このエンベローブ制御は、制御データENV
の上位３ビットにより、直接指定、直線フェードイン、
折れ線フェードイン、直線フェードアウト、指数フェー
ドアウトの５モードを選択することができる。各モード
の初期値には現在の波高値があてられる。

【００５７】また、ADSR制御の場合、信号レベルは、ア
タックの区間のみで直線的に上昇するが、ディケイ、サ
スティン、及びリリースの3 つの区間では指数的に下降
する。

【００５８】ところで、エンベローブ制御のフェードイ
ン及びフェードアウトの時間長は、制御データENV の下
位５ビットで指定されるパラメータ値に応じて各モード
毎に設定される。

【００５９】同様に、エンベローブ制御のアタック及び
サスティンの時間長は制御データADSRの上位及び下位の
各４ビットで指定されるパラメータ値に応じて設定さ
れ、サスティンレベルと、ディケイ及びリリースの時間
長は、制御データADSRの各２ビットで指定されるパラメ
ータ値に応じて設定される。

【００６０】本ディジタル音声信号発生装置では、上述
のようにADSRモードの信号レベルが直線的に上昇するア
タック区間をエンベローブモードの折れ線フェードイン
モードに、またADSRモードのディケイ、サスティン及び
リリースの３区間をエンベローブモードの指数フェード
アウトモードにモード切り換えを行って対応させて、よ
り自然なADSR制御をマニュアルに行うことができる。

【００６１】制御回路４７がエンベローブ制御の直接指
定モードである場合、他のボイス、例えば＃Ｈの信号が
信号処理部４０Ｈの端子６１ｈから、信号処理部４０Ａ
の端子５６ａに供給されると、乗算器４６でボイス＃Ａ
の音声信号がボイス＃Ｈの音声信号によって振幅変調さ
れる。

【００６２】これにより、変調信号が例えば数ヘルツの
超低周波の場合は被変調信号にトレモロがかかる等の各
種の演奏効果が得られる。

【００６３】また、乗算器４６の信号出力及びエンベロ
ーブ制御入力をそれぞれ端子６１ａ及び端子６２ａから
レジスタＲＡＭ３２に供給し、サンプル周期毎に書き換
えることにより、例えば同じ楽器の音源データからそれ
ぞれピッチが大きく異なる複数の音声信号を得るような
場合、所定ADSRパターンと異なるエンベローブ特性の音
声信号が得られる。

【００６４】乗算器４６の出力信号は、第２の乗算器４
９Ｌ及び第３の乗算器４９Ｒで、それぞれ音量制御デー
タＬＶＬ及び音量制御データＲＶＬが乗算される。両方
の制御データはそれぞれ符号付８ビットであり、例えば
１sec 程度の時間をかけて同じ符号の両制御データの一
方を増大させるとともに、他方を減少させる場合、再生
音の音像が左右に配置されたスピードの間を移動する、
いわゆるパン効果が得られる。

【００６５】また、両制御データを異なる符号とした場
合は、再生した音像が両スピーカ間の範囲を越えて移動
することが可能となると共に、適宜の装置を付加するこ
とにより、再生音像を後方に定位させることも可能にな
る。

【００６６】図５の信号処理部７０Ｌ及び信号処理部７
０Ｒでは、スイッチＳ_4a、Ｓ_5a：〜Ｓ_4h、Ｓ_5hが端子８
１ａ〜８１ｈからの制御データEON(EON ａ〜EON h)によ
りそれぞれ開成されて、エコーをかけるべきボイスが選
択される。制御データEON は８ビットのレジスタに書き
込まれる。

【００６７】副加算器２１ｅＬから出力される各ボイス
に付与されるエコーの遅延時間は、エコー制御部３４ｅ
Ｌに端子８４から供給される制御データEDLによっ、例
えば０〜255msec の範囲で左右のチャンネルで等しく指
定される。また、先行及び後続エコーの振幅比は、端子
８７からの乗算器７７に供給され、符号付８ビットの制
御データEFB により左右のチャンネルで同相に設定され
る。

【００６８】なお、端子８３からの制御データESA は、
外部ＲＡＭ３４のうち、エコー制御に用いる部分の先頭
アドレスの上位８ビットを与える。

【００６９】また、ＦＩＲフィルタ７６には、端子８６
から符号付８ビットの係数Ｅ₀〜Ｅ₇が供給されて、聴
感上、自然なエコー音が得られるように、フィルタ７６
の通過特性が設定される。

【００７０】上述のようにして得られたエコー信号は、
乗算器７８で制御データENV を乗算される。また、主音
声信号は乗算器７２で制御データMVL を乗算される。そ
れぞれの制御データを乗算された上記エコー信号と上記
主音声信号は、加算器７３で合成される。両制御データ
MVL 及びEVL は、ともに符号なし８ビットであって、相
互に独立であり、左右のチャンネルについてもそれぞれ
独立である。

【００７１】これにより、主音声信号及びエコー信号を
それぞれ独立にレベル制御することができて、原音響空
間をイメージさせるような、臨場感に富んだ再生音場を
得ることもできる。

【００７２】ところで、本発明の実施例の演算処理回路
を、上述したサンプラ音源のディジタル音声信号発生装
置で使用する場合には、ＢＲＲデコード／ピッチ交換、
エコーフィルタ、ピッチ値の３系統のサンプル列を同じ
１つのバッファＲＡＭにまとめ、係数としてはピッチ変
換フィルタ係数を一つのメモリに、ＢＲＲフィルタ係数
と定数を一つのメモリにそれぞれまとめることによりメ
モリの共通化ができる。

【００７３】以上、本発明により、加算部にＫ−１個の
レジスタを挿入することにより、Ｋ系統のサンプルデー
タ列を並列演算処理することができる。ここで各サンプ
ルデータは、それぞれ完全に独立した演算が行え、例え
ばフィルタの場合、互いに異なるフィルタ特性のフィル
タ処理を行うこともできる。

【００７４】ところで、サンプルデータの系統数をｘ系
統、ｙ系統の２系統とし、これらのｘ系統ｙ系統に同じ
係数をフェッチしフィルタ処理をする場合、係数フェッ
チはｘ系統ｙ系統について共通に１回で良い。すなわ
ち、加算部にＫ−１個のレジスタを挿入すれば、異なる
サンプルデータ列に同じフィルタ係数を更新（フェッ
チ）する場合はＫサンプルにつき１回だけで足りる。し
たがって、演算スピードが高速化しても、係数メモリに
対するアクセスタイムはサンプルレートのスピードの１
／Ｋのスピードでよいことになる。

【００７５】また、加算部にＫ−１個のレジスタを挿入
し、バッファＲＡＭ１からのサンプルデータの読み出し
からバッファＲＡＭ１への加算結果の書き込みまでのス
テップの構成をｎＫ（ｎは自然数）とすることにより、
Ｋ系統のサンプルデータの演算を同時に行うことがで
き、見かけ上の演算のスピードをあげられる。

【００７６】さらに、本発明の演算処理回路をディジタ
ル信号処理を用いたサンプル音源の再生システムに適用
した場合、ＢＲＲデコード／ピッチ変換、エコーフィル
タ、ピッチ値の３系統のサンプルデータ列を同じ１つの
バッファＲＡＭにまとめ、また係数メモリとしてピッチ
変換フィルタ係数を１つのメモリにまとめ、ＢＲＲフィ
ルタ係数と定数を１つのメモリにそれぞれまとめること
によりメモリの共通化を図ることと、ディジタル信号処
理演算シーケンスのエンベローブ／ボリューム乗算後の
ボイス和をとるメイン、エコーの左チャンネル、右チャ
ンネルの４つの値を保持しておくためのテンポラリーレ
ジスタとしてＸ１〜Ｘ４の４つのレジスタを設けること
と、加算部にＫ−１個のレジスタを挿入し、バッファＲ
ＡＭからのサンプルデータの読み出しからバッファＲＡ
Ｍへの加算結果の書き込みばでのステップの構成をパイ
プライン化し、演算の高速化を図ることとにより、単一
のディジタル信号処理装置を時分割多重使用することが
可能になる。

【００７７】

【発明の効果】本発明に係る演算処理回路は、入力され
たサンプルデータと係数メモリに格納された乗算係数と
から乗算結果を得て加算手段に入力し、加算後の出力を
加算出力レジスタにて一時的に保持し、Ｋ−１個のレジ
スタを介して加算手段に戻す構成と、サンプルデータが
格納されたデータメモリでのサンプルデータの読み出し
と演算後の書き込みまでの演算サイクルをｎＫとなる構
成とを要部としているため、独立したＫ系統のサンプル
列の演算を並列に行うことができる。また、独立したＫ
系統のサンプルデータ列に同一の係数を乗算する場合に
は、乗算係数の入っているメモリのフェッチはＫ系統に
ついて共通に１回でよい、つまりＫ系統の異なるサンプ
ルデータ列に同じ係数をフェッチする場合は、Ｋサンプ
ルにつき１回だけで足りる。したがって、演算スピード
が速くとも乗算係数の読み出しのスピードはサンプルレ
ートの１／Ｋのスピードでよい。さらに、加算部自体の
スピードが速くなくても、同時にＫ系統の演算を行うこ
とができ、見かけ上の演算スピードをあげることができ
る。

【００７８】さらに、本発明の演算処理回路をディジタ
ル信号処理を用いたサンプラ音源の再生システムに適用
した場合、上述したメモリの共通化、テンポラリレジス
タの設置、及びバッファＲＡＭからの読み出しと書き込
みの構成のパイプライン化とにより単一ディジタル信号
処理装置を時分割多重使用することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の演算処理回路を示すブロック
図である。

【図２】本発明の実施例の演算処理回路の各レジスタに
演算サイクルを対応させた図である。

【図３】本発明の実施例の演算処理回路が適用されるデ
ィジタル音声信号発生装置の全体の構成を示すブロック
図である。

【図４】本発明の実施例の演算処理回路が適用されるデ
ィジタル音声信号発生装置の要部の構成を示すブロック
図である。

【図５】本発明の実施例の演算処理回路が適用されるデ
ィジタル音声信号発生装置の要部の構成を示すブロック
図である。

【図６】従来の演算処理回路の要部を構成する累積加算
部を示すブロック図である。

【図７】従来の演算処理回路の要部を構成する累積加算
部を示すブロック図である。

【符号の説明】

１・・・・バッファＲＡＭ２・・・・係数メモリ７・・・・乗算器９・・・・加算器１０・・・加算出力レジスタ３０・・・ディジタル信号処理装置３２・・・レジスタＲＡＭ３３・・・ＣＰＵ３４・・・外部ＲＡＭ

Claims

【特許請求の範囲】

【請求項１】入力されたサンプルデータに乗算される
乗算係数が格納される係数メモリと、上記入力されたサンプルデータと上記係数メモリから読
みだされた乗算係数とを乗算する乗算手段と、上記乗算手段の乗算結果が入力される加算手段と、上記加算手段からの加算出力を一時的に保持する加算出
力レジスタと、上記加算出力レジスタからの加算出力が、Ｋ−１個のレ
ジスタを介して上記加算手段に戻る構成を有することを
特徴とする演算処理回路。
【請求項２】上記乗算係数が乗算されるサンプル列が
格納されたデータメモリを有し、上記データメモリから読みだされたデータが上記乗算及
び加算処理されて、該データメモリに戻されて書き込ま
れるまでの演算サイクルをｎＫ（ｎは自然数）とする構
成を有することを特徴とする演算処理回路。