JP2643387B2 - デジタル音声信号発生装置 - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする課題 Ｅ 課題を解決するための手段（第１図） Ｆ 作用 Ｇ 実施例 G₁実施例の全体の構成（第４図） G₂実施例の要部の構成（第１図、第２図） G₃実施例の他の要部の構成（第３図） G₄実施例の要部の動作（第１図、第２図） G₅実施例の他の要部の動作（第３図） Ｈ 発明の効果 Ａ 産業上の利用分野 本発明は、電子楽器、ゲーム機等に好適な、デジタル
音声信号発生装置に関する。

Ｂ 発明の概要 本発明は、デジタル音声信号発生装置において、音源
データが書き込まれたメモリ上の空き領域にエコー信号
用の遅延領域を設定すると共に、この遅延領域設定を禁
止する手段を設けることにより、メモリ上の音源データ
の書込領域に誤って遅延領域が設定されることを防止す
ることができて、エコー専用のメモリが不必要で、安定
確実にエコーを付加することができるようにしたもので
ある。

Ｃ 従来の技術 従来、電子楽器の音源またはゲーム機の効果音の音源
として、例えば方形波信号をそれぞれ分周比及びデュー
ティ比が異なる複数のプリセット分周器に供給し、各分
周器から出力される個々の音源信号（いわゆるボイス）
を適宜のレベルで合成するものがあった。原発振波形と
しては、３角波、正弦波等も用いられる。

また、楽音の場合、例えばピアノやドラムのように、
楽器によっては、全発音期間がアタック、ディケィ、サ
ステイン及びリリースの４区間に分けられ、各区間で信
号の振幅（レベル）が特有の変化状態を呈するものがあ
り、これに対応するため、各ボイスの信号レベルが同様
に変化するように、いわゆるADSR制御が行なわれる。

一方、電子楽器用の音源として、正弦波信号を低周波
数の正弦波信号で周波数変調（FM）した、いわゆるFM音
源が知られており、変調度を時間の函数として、少ない
音源で多種多様の音声信号（本明細書ではオーディオ信
号を意味する）を得ることができる。

なお、効果音の音源としてノイズが用いられることが
ある。

Ｄ 発明が解決しようとする課題 前述のようないわゆる電子音源を用いて、現実の各種
楽器の音を再現するためには、極めて複雑な信号処理が
必要であり、回路規模が大きくなるという問題があっ
た。

近時、この問題を解消するために、現実の各種楽器の
音をデジタル録音して、これをメモリ（ROM等）に書き
込んでおき、このメモリから所要の楽器の信号を読み出
すようにした、いわゆるサンプラ音源が賞用されるよう
になった。

このサンプラ音源では、メモリの容量を節約するため
に、デジタル音声信号はデータ圧縮されてメモリに書き
込まれ、メモリから読み出された圧縮デジタル信号は伸
長処理されて原デジタル音声信号に復する。

また、各楽器毎に特定の高さ（ピッチ）の音の信号だ
けをメモリに書き込んでおき、メモリから読み出した信
号をピッチ変換処理して、所望の高さの音の信号を得る
ようにしている。

更に、フォルマントと呼ばれる、各楽器に特有な発音
初期の信号波形はそのままメモリに書き込まれるが、基
本周期の繰返し波形となる部分はその１周期分だけ書き
込まれ、繰返して読み出される。

これらの信号処理は、当然にデジタル処理であるが、
簡単のために、本明細書ではそれぞれアナログ信号処理
機能で表現する。

ところで、上述のようなサンプラ音源で、より多彩な
音響効果を得るべく、各ボイスに反響（エコー）を付加
したい場合がある。

ところが、デジタル音声信号にエコーを付加する場合
には、デジタル音声信号をRAM等のメモリに一時的に記
憶させ、このメモリで所要の遅延処理を行ってエコーを
作成するようにしているので、デジタル音声信号を所要
遅延時間だけ記憶できる容量のメモリを必要とし、装置
の構成が複雑化する不都合があった。

かかる問題を解消するために、本出願人は、音源デー
タの演算処理時に使用するメモリの空きエリアを用いて
遅延処理を行なうデジタル音声信号発生装置を既に提案
している。

この既提案装置では、遅延処理用エリアはCPUからの
制御データによってメモリ上の空きエリアに設定され、
エコー付加専用のRAMを必要としない。

ところが、既提案装置では、電源投入時等でCPUから
の制御データが不定の場合、遅延処理用エリアがメモリ
上の音源データ書込エリアに誤って設定されてしまい、
装置の異常動作を招く虞があった。

かかる点に鑑み、本発明の目的は、専用のメモリを必
要とせず、構成が簡単で多数ボイスのエコー付加を安定
確実に行えるデジタル音声信号発生装置を提供するとこ
ろにある。

Ｅ 課題を解決するための手段 本発明は、デジタル音源情報が書き込まれたメモリ
（14）と、このメモリから読み出された音源情報を演算
処理してデジタル音声信号を発生する演算手段（10）と
を有するデジタル音声信号発生装置において、音声信号
を遅延させて反響信号とするための遅延領域（14El），
（14Er）をメモリ上の空き領域に設定する遅延領域設定
手段ESA,EDLと、この遅延領域設定手段の設定動作を禁
止する設定禁止手段EENとを設け、メモリ上の音源情報
の書込領域（14V）への遅延領域設定手段による誤設定
を防止するようにしたデジタル音声信号発生装置であ
る。

Ｆ 作用 かかる構成によれば、専用のメモリを必要としない簡
単な構成で各音源信号のエコー付加が安定かつ確実に行
われる。

Ｇ 実施例 以下、第１図〜第４図を参照しながら、本発明による
デジタル音声信号発生装置の一実施例について説明す
る。

G₁実施例の全体の構成 本発明の一実施例の全体の構成を第４図に示す。

第４図において、（１）は外部に設けられた音源ROM
であって、前述のようにデジタル録音された、例えば16
ビットの各種楽器の多様なデータが準瞬時圧縮されて、
例えば４ビットにビット・レート低減（BRRエンコー
ド）され、ブロック化されて格納される。

（10）はデジタル信号処理装置（DSP）を全体として
示し、信号処理部（11）及びレジスタRAM（12）が含ま
れる。ROM（１）の各種音源データのうちの所望のデー
タが、CPU（13）に制御されて、信号処理部（11）を経
由して外部RAM（14）に転送される。この外部RAM（14）
は例えば64kBの容量を有し、音源データの他に、エコー
付加処理用の遅延データやCPU（13）のプログラムも書
き込まれ、それぞれ時分割で用いられる。同様に各種制
御データ等が格納されたレジスタRAM（12）も信号処理
部（11）及びCPU（13）の双方からそれぞれ時分割で用
いられる。

外部RAM（14）から読み出された音源データは、信号
処理部（11）において、前述のBRRエンコードと逆のBRR
デコード処理により、もとの音源データに復した後、必
要に応じて、さきに述べたようなADSR処理、ピッチ変換
等の各種処理を施される。処理後のデジタル音声信号
は、Ｄ−Ａ変換器（2L）及び（2R）を介して、スピーカ
（3L）及び（3R）にそれぞれ供給される。

G₂実施例の要部の構成 本発明の一実施例の要部の構成を第１図及び第２図に
示す。

本実施例では^＃A,^＃Ｂ‥‥^＃Ｈの８ボイスをそれぞれ
左及び右の２チャンネルに合成して出力するようになさ
れており、各ボイス及び各チャンネルのデジタル音声信
号はそれぞれ時分割で演算処理されるが、説明の便宜
上、第１図及び第２図では各ボイス毎及び各チャンネル
毎にそれぞれ同じ構成の仮想的ハードウェアを設けてあ
る。

第１図において、（20A），（20B）‥‥（20H）はそ
れぞれボイス^＃A,ボイス^＃Ｂ‥‥ボイス^＃Ｈに対する信
号処理部であって、外部RAM（14）の端子（15）に供給
される音源選択データSRC_ａ〜ｈによって音源データ格
納部（14V）から読み出された所望の音源データがそれ
ぞれ供給される。

信号処理部（20A）に供給された音源データは、スイ
ッチS_1aを介して、BRRデコーダ（21）に供給されて、前
述のようにデータ伸長され、バッファRAM（22）を介し
て、ピッチ変換回路（23）に供給される。スイッチS_1a
には、端子（31a）及び（32a）を介して、レジスタRAM
（12）（第４図参照）から制御データKON（キーオン）
及びKOF（キーオフ）が供給されて、その開閉が制御さ
れる。また、ピッチ変換回路（23）には、演算パラメー
タ等の制御回路（24）及び端子（33a）を経て、レジス
タRAM（12）からピッチ制御データＰ（Ｈ）,P（Ｌ）が
供給されると共に、制御回路（24）には、端子（34a）
及びスイッチS_2aを経て、例えばボイス^＃Ｈのような他
のボイスの信号が供給される。スイッチS_2aには、端子
（35a）を介して、レジスタRAM（12）から制御データFM
ON（FMオン）が供給されて、その接続状態が制御され
る。

ピッチ変換回路（23）の出力が乗算器（26）に供給さ
れると共に、レジスタRAM（12）からの制御データENV
（エンベロープ制御）及びADSR（ADSR制御）が、それぞ
れ端子（36a）及び（37a）、制御回路（27）及び（28）
と切換スイッチS_3aとを経て乗算器（26）に供給され
る。スイッチS_3aの接続状態は制御データADSRの最上位
ビットによって制御される。

なお、効果音源としてノイズを用いる場合、図示は省
略するが、例えばＭ系列のノイズ発生器の出力がピッチ
変換回路（23）の出力と切り換えられて乗算器（26）に
供給される。

乗算器（26）の出力が第２及び第３の乗算器（29l）
及び（29r）に共通に供給されると共に、レジスタRAM
（12）からの制御データLVL（左音量）及びRVL（右音
量）が、それぞれ端子（38a）及び（39a）を介して、乗
算器（29l）及び（29r）に供給される。

乗算器（26）の出力の瞬時値OUTXが、端子（41a）を
経て、レジスタRAM（12）に供給されると共に、信号処
理部（20B）の端子（34b）に供給される。スイッチS_3a
の出力の波高値ENVXが、端子（42a）を経て、レジスタR
AM（12）に供給される。

また、破線で示すように、信号処理部（20A）の端子
（41a）の出力を、信号処理部（20B）の端子（36b）に
供給することもできる。

レジスタRAM（12）上の各制御データのマップを次の
第１表及び第２表に示す。

第１表の制御データは各ボイス毎に用意される。第２
表の制御データは８ボイスに共通に用意される。アドレ
ス0D以下の制御データは以下に説明する第２図に関する
ものである。なお、各レジスタはそれぞれ８ビットであ
る。

第２図において、（50L）及び（50R）はそれぞれ左チ
ャンネル及び右チャンネルの信号処理部であって、第１
図の信号処理部（20A）の第２の乗算器（29l）の出力
が、端子TL_aを経て、左チャンネル信号処理部（50L）の
主加算器（51ml）に直接に供給されると共に、スイッチ
S_4aを介して、副加算器（51el）に供給され、第３の乗
算器（29r）の出力が、端子TR_aを経て、右チャンネル信
号処理部（50R）の主加算器（51mr）に直接に供給され
ると共に、スイッチS_5aを介して、副加算器（51er）に
供給される。

以下同様に、ボイス^＃Ｂ〜^＃Ｈの信号処理部（20B）
〜（20H）の各出力が左及び右チャンネルの信号処理部
（50L）及び（50R）の各加算器（51ml），（51el）及び
（51mr），（51er）に供給される。

両信号処理部（50L），（50R）の同じボイスに対応す
るスイッチS_4a,S_5a;S_4b,S_5b‥‥S_4h,S_5hには、端子（61
a），（61b）‥‥（61h）を介して、レジスタRAM（12）
から制御データEON_a（エコーオン）,EON_b‥‥EON_hが供
給され、それぞれ連動して開閉される。

主加算器（51ml）の出力が乗算器（52）に供給される
と共に、レジスタRAM（12）からの制御データMVL（主音
量）が端子（62）を介して乗算器（52）に供給され、乗
算器（52）の出力が加算器（53）に供給される。

一方、副加算器（51el）の出力は、加算器（54）、外
部RAM（14）の左チャンネル・エコー制御部（14El）及
びバッファRAM（55）を介して、例えば有限インパルス
応答（FIR）フィルタのようなデジタル低域フィルタ（5
6）に供給される。エコー制御部（14El）には、端子（6
3）及び（64）を介して、レジスタRAM（12）からの制御
データESA（エコースタートアドレス）及びEDL（エコー
ディレイ）が供給されるとと共に、端子（65）を介し
て、図示を省略したフラグレジスタからの制御フラグEE
N（エコーイネイブル）が供給される。

低域フィルタ（56）には、端子（66）を介して、レジ
スタRAM（12）から係数データC₀〜C₇が供給される。

低域フィルタ（56）の出力が、乗算器（57）を介して
加算器（54）にフィードバックされると共に、乗算器
（58）に供給される。両乗算器（57）及び（58）には、
それぞれ端子（67）及び（68）を介して、レジスタRAM
（12）からの制御データEFB（エコーフィードバック）
及びEVL（エコー音量）が供給される。

乗算器（58）の出力は、加算器（53）に供給されて、
主加算器（52）の出力と合成され、オーバサンプリング
フィルタ（59）を介して、出力端子Loutに導出される。

なお、第２図の外部RAM（14El）及び（14Er）は、第
１図の外部RAM（14V）と同様に、それぞれ前出第４図の
外部RAM（14）の一部分であって、各ボイス毎及び各チ
ャンネル毎に時分割で用いられる。

また、第１図のバッファRAM（22）及び第２図のバッ
ファRAM（55）も、上述と同様に、時分割で用いられ
る。

G₃実施例の他の要部の構成 本発明の一実施例のエコー付加に関する演算部の構成
を第３図に示す。この第３図において前出第１図、第２
図及び第４図に対応する部分には同一の符号を付ける。

第３図において、（71）は乗算器であって、バス（7
3）を介して、バッファRAM（55）及びY₀レジスタ（85）
の出力が供給されると共に、バス（73）を介して、レジ
スタRAM（12）の出力が供給される。乗算器（71）の出
力がＣレジスタ（82）に供給され、レジスタ（82）の出
力が、オーバーフローリミッタ（83）及びレベルシフタ
（84）を介して、Y₀レジスタ（85）、Y₁レジスタ（86）
及びY₂レジスタ（87）に共通に供給される。レジスタ
（85）の出力は、上述のようにバス（72）を介して、乗
算器（71）に供給され、レジスタ（86）の出力が外部に
導出される。レジスタ（87）の出力はバッファRAM（5
5）に供給されると共に、Z₄レジスタ（88）を介して、
レジスタRAM（12）及び外部RAM（図示の省略）に共通に
供給される。

G₄実施例の要部の動作 次に、本発明の一実施例のうち、第１図及び第２図に
示した要部の動作について説明する。

音源データ格納部（14V）には、例えばピアノ、サキ
ソホン、シンバル‥‥のような各種楽器の音源データが
０〜255の番号を付けて格納されており、音源選択デー
タSRC_ａ〜ｈによって選択された８個の音源データが、
各ボイスの信号処理部（20A）〜（20H）において、時分
割でそれぞれ所定の処理を施される。

本実施例において、サンプリング周波数f_Sは例えば4
4.1kHzに選定され、１サンプリング周期（1/f_S）内に８
ボイス及び２チャンネルで例えば合計128サイクルの演
算処理が行なわれる。１演算サイクルは例えば170nSec
となる。

本実施例において、各ボイスの発音の開始（キーオ
ン）と停止（キーオフ）とを示すスイッチS_1a〜S_1hの制
御は、通常とは異なり、別々のフラグを用いて行なわれ
る。即ち、制御データKON（キーオン）及びKOF（キーオ
フ）が別々に用意される。両制御データはそれぞれ８ビ
ットであって、別々のレジスタに書き込まれる。各ビッ
トD₀〜D₇が各ボイス^＃Ａ〜^＃Ｈのキーオン、キーオフに
それぞれ対応する。

これにより、使用者（ソフトハウス）はキーオン、キ
ーオフしたいボイスだけにフラグ“1"を立てればよく、
従来のように、例えば個々の音符ごとに、変更しないビ
ットを一旦バッファレジスタに書き込むプログラムを作
製するという煩わしい作業が必要なくなる。

前述のように、本実施例では^＃Ａ〜^＃Ｈの８ボイスを
時分割で信号処理するため、ピッチ変換回路（23）にお
いて、前後各４サンプルの入力データに基いて補間演
算、即ちオーバーサンプリングを行ない、入力データと
同一のサンプリング周波数f_Sでピッチ変換を行ってい
る。所望のピッチは制御データＰ（Ｈ）及びＰ（Ｌ）で
表わされる。

なお、このＰ（Ｌ）の下位ビットを０にすれば、補間
データの不均一な間引きを回避することができて、ピッ
チの細かい揺らぎが発生せず、高品質の再生音が得られ
る。

端子（35a）からの制御データFMOMにより、スイッチS
_2aが閉成されると、前述のように端子（34a）に供給さ
れる。例えばボイス^＃Ｈの音声信号データがピッチ制御
データＰ（Ｈ）,P（Ｌ）に代入されたようになって、ボ
イス^＃Ａの音声信号が周波数変調（FM）される。

これにより、変調信号が例えば数ヘルツの超低周波の
場合は被変調信号にビブラートがかかり、可聴周波の変
調信号の場合は被変調信号の再生音の音色が変化して、
特別に変調専用の音源を設けずとも、サンプラ方式でFM
音源が得られる。

なお、制御データFMONは、前述のKONと同様に８ビッ
トのレジスタに書き込まれ、各ビットD₀〜D₇がボイス^＃
Ａ〜^＃Ｈにそれぞれ対応する。

また、変調及び被変調ボイスを任意に選定可能とする
ためには、変調信号を一時的に格納するメモリが必要と
なる。本実施例では、前段のボイスの信号で次段のボイ
スの信号を変調することにより、ハードウェアの構成を
簡単化している。

更に、変調信号に選定されたボイスには、乗算器（29
l）及び（29r）において、制御データLVL及びRVLにより
ミューティングが掛けられて、音声データのオーバーフ
ロー等が防止される。

乗算器（26）においては、制御データENV及びADSRに
基いて、ピッチ変換回路（23）の出力信号のレベルが時
間的に制御される。

即ち、制御データADSRのMSBが“1"の場合、スイッチ
_3aは図示の接続状態となってADSR制御が行なわれ、制御
データADSRのMSBが“0"の場合にはスイッチS_3aが図示と
は逆の接続状態となってフェーディング等のエンベロー
プ制御が行なわれる。

このエンベロープ制御は、制御データENVの上位３ビ
ットにより、直接指定、直線または折線フェードイン、
直線または指数フェードアウトの５モードを選択するこ
とができ、各モードの初期値には現在の波高値が採用さ
れる。

折線フェードインモードでは、A₀,B₀,kをそれぞれ正
の定数として、３回の演算が必要な、本来の ｙ＝A₀−B₀・exp｛−kt｝ ‥‥‥（１） の形の指数的なレベル上昇特性が、１回の演算で事足り
る、急及び緩の２種の勾配の折線で近似される。

この場合、０〜3/4レベルの区間の勾配と、3/4〜１レ
ベルの区間の勾配を4:1に選定することにより、（１）
式との近似度の良好な、折線のレベル上昇特性が得られ
る。

指数フェードアウトモードでは、 ｙ＝A₀・exp｛−kt｝ ‥‥‥（２） の形の指数的なレベル降下特性となる。

また、ADRS制御の場合、信号レベルは、アタック区間
でのみ直線的に上昇し、ディケィ、サステイン及びリリ
ースの３区間では指数的に下降する。

そして、フェードイン及びフェードアウトの時間長
は、制御データENVの下位５ビットで指定されるパラメ
ータ値に応じて各モード毎に適宜に設定される。

同様に、アタック及びサステインの時間長は制御デー
タADSR（２）の上位及び下位の各４ビットで指定される
パラメータ値に応じて設定され、サステインレベルと、
ディケィ及びリリースの時間長とは、制御データADSR
（１）の各２ビットで指定されるパラメータ値に応じて
設定される。

本実施例では、演算回数を減ずるため、上述のよう
に、ADSRモードのアタック区間において、信号レベルが
直線的に上昇するようになっているが、ADSRモードをエ
ンベロープモードに切換え、アタック区間に折線フェー
ドインモードを対応させると共に、ディケィ、サステイ
ン及びリリースの３区間に指数フェードアウトモードを
対応させて、より自然なADSR制御をマニュアルに行なう
ことができる。

制御回路（27）が直接指定モードである場合、他のボ
イス、例えば^＃Ｈの信号が信号処理部（20H）の端子（4
1h）から、信号処理部（20A）の端子（36a）に供給され
ると、乗算器（26）において、ボイス^＃Ａの音声信号が
ボイス^＃Ｈの音声信号によって振幅変調される。

これにより、変調信号が例えば数ヘルツの超低周波の
場合は被変調信号にトレモロがかかる等各種の演奏効果
が得られる。

また、乗算器（26）の信号出力及びエンベロープ制御
入力をそれぞれ端子（41a）及び（42a）からレジスタRA
M（12）に供給し、サンプル周期ごとに書き換えること
により、例えば同じ楽器の音源データからそれぞれピッ
チが大きく異なる複数の音声信号を得るような場合、所
定ADSRパターンと異なる任意のエンベロープ特性の音声
信号が得られる。

乗算器（26）の出力信号には、第２及び第３の乗算器
（29l）及び（29r）において、それぞれ音量制御データ
LVL及びRVLが乗算される。両制御データはそれぞれ符号
つき８ビットであって、例えば1sec程度の時間をかけて
同符号の両制御データの一方を増大させると共に、他方
を減少させる場合、再生音の音像が左右に配置されたス
ピーカ（3L）及び（3R）の間を移動する、いわゆるパン
効果が得られる。

また、両制御データを異符号とした場合は、再生音像
が両スピーカ間の範囲を越えて移動することが可能とな
ると共に、適宜の装置を付加することにより、再生音像
を後方に定位させることも可能となる。

第２図の信号処理部（50L）及び（50R）においては、
スイッチS_4a,S_5a;〜S_4h,S_5hが端子（61a）〜（61h）か
らの制御データEON（EON_a〜EON_h）によりそれぞれ閉成
されて、エコーをかけるべきボイスが選択され、副加算
器（51el）及び（51er）を経て、エコー制御部（14El）
及び（14Er）にそれぞれ供給される。制御データEONは
前出第２表に示すように、８ビットのレジスタに書き込
まれる。

本実施例において、左右のチャンネルのエコー制御部
（14El），（14Er）は、外部RAM（14）内に随時設定さ
れる。即ち、外部RAM（14）の音源データ格納部（14V）
は使用される音源により随時容量が変化する。このた
め、音源データ及び制御データが記憶されていない空き
エリアが使用状態により発生し、この空きエリア内に左
右のチャンネルのエコー制御部（14El），（14Er）が設
定される。このエコー制御部（14El），（14Er）のスタ
ートアドレスは制御データESAで設定され、このスター
トアドレスからエコー制御部（14El），（14Er）が続く
アドレス量は、制御データEDLで設定される。このアド
レス量を多く確保することで、遅延時間を長くできる。

各ボイスに付与されるエコーの遅延時間は、例えば０
〜255msecの範囲で左右のチャンネルで等しく設定され
る。また、本実施例において、上述のようなエコー制御
部（14El）及び（14Er）の設定は、端子（65）からのエ
コーイネイブルフラグEENによって制御される。

前述のように、この制御フラグEENはフラグレジスタ
（図示を省略）に格納されているが、電源投入時にリセ
ットされる。このため、電源投入時からCPU（13）が制
御データEDLをセットするまでの間、外部RAM（14）上に
エコー制御部（14El）及び（14Er）を設定することが禁
止されて、制御データEDLの値が不安であっても、例え
ば音源データ格納部（14V）とエコー制御部（14El），
（14Er）とが重なり合うような誤設定による音声信号の
書込誤りが防止され、装置が異常動作することがない。

制御フラグEENは、CPU（13）が制御データEDLをセッ
トした後にオンされるが、装置の動作時に、制御フラグ
EENを強制的にオフとすれば、エコー制御部（14El），
（14Er）内の音声信号を繰返して出力することも可能で
ある。

上述のようなエコー制御部（14El），（14Er）を含む
フィードバックループで形成される先行及び後続エコー
の振幅比は、端子（67）から乗算器（57）に供給され
る、符号付８ビットの制御データEFBにより左右のチャ
ンネルで同相に設定される。

なお、FIRフィルタ（56）には、端子（66）から符号
８ビットの係数C₀〜C₇が供給されて、聴感上、自然なエ
コー音が得られるように、フィルタ（56）の通過特性が
設定される。

上述のようにして得られたエコー信号は、乗算器（5
8）において制御データEVLを乗算されて、乗算器（52）
において制御データMVLを乗算された主音声信号と加算
器（53）で合成される。両制御データMVL及びEVLは、い
ずれも符号なし８ビットであって、相互に独立であり、
左右のチャンネルについてもそれぞれ独立である。

これにより、主音声信号、エコー信号をそれぞれ独立
にレベル制御することができて、原音響空間をイメージ
させるような、臨場感に富む再生音場を得ることができ
る。

そして本実施例においては、信号処理部（50L），（5
0R）でのエコー付加処理を行なうときに、デジタル音声
信号の遅延処理を、音源データ格納用の外部RAM（14）
の空きエリアを使用して行うようにしたので、外部RAM
（14）が有効に使用されて使用効率が向上し、遅延処理
用の専用のRAMが不要になる。このため、本実施例の音
声信号発生装置は少ないメモリで構成でき、回路構成が
簡単になる。

なお、音源データ格納部（14V）の容量の増大に従っ
て、遅延処理用のエコー制御部（14El），（14Er）が設
定できる容量は少なくなるが、音源ROM（１）に記憶さ
せる音楽ソフトを製作する際に、音源データ格納部（14
V）とエコー制御部（14El），（14Er）との合計の容量
が外部RAM（14）の総記憶容量を越えないように配慮す
ればよい。

G₅実施例の他の要部の動作 次に、本発明の一実施例のうち第３図に示した要部の
動作について説明する。

例えばボイス^＃Ａの左チャンネル音量制御の場合、レ
ジスタRAM（12）からの左音量制御係数〔LVL〕と、Y₀レ
ジスタ（85）からの信号データx_eとが乗算器（71）にお
いて乗算される。また、右チャンネル音量制御の場合、
レジスタRAM（12）からの右音量制御係数〔RVL〕と、Y₀
レジスタ（85）からの信号データx_eとが乗算器（71）に
おいて乗算される。

各演算シーケンスは次の（３）式及び（４）式のよう
に表わされる。

x_e・〔LVL〕＋x_Li-1→x_Li ‥‥‥（３） x_e・〔RVL〕＋x_Ri-1→x_Ri ‥‥‥（４） 他のボイス^＃Ｂ〜^＃Ｈについても、上述と同様に、左及
び右チャンネルの音量制御が行なわれる。

本実施例では、前述したようなエコー付加のために、
更に次のような演算が行なわれる。

左及び右チャンネルの主音量制御の場合、レジスタRA
M（12）からの主音量制御係数〔MVL〕と、（３）式及び
（４）式で表わされるような、Y₀レジスタ（85）からの
信号データx_L及びx_Rとが乗算器（71）においてそれぞれ
乗算される。この乗算結果はレジスタ（82）に一旦格納
される。

一方、副音量制御の場合、エコーを付加すべく選択さ
れた各ボイスの音声データx_LE及びx_REが前述のように、
低域フィルタ処理され、フィルタ処理された音声データ
y_LF及びy_RFにエコーフィードバック係数〔EFB〕がそれ
ぞれ乗算されて、選択音声データx_LE及びx_REとそれぞれ
加算された後、外部メモリ（14El）及び（14Er）にそれ
ぞれ供給される。

そして、フィルタ処理された音声データy_LF及びy_RFに
それぞれエコー音量制御係数〔EVL〕が乗算され、前述
の主音量データと加算される。

以上の演算は次の（５）〜（８）式のように表わされ
る。

y_LF・〔EFB〕＋x_LE→y_LE ‥‥‥（５） y_RF・〔EFB〕＋x_RE→y_RE ‥‥‥（７） （６）式及び（８）式の演算結果はレジスタ（87）を
介してバッファRAM（55）に格納される。

以上、本発明をサンプル音源に適用した実施例につい
て説明したが、本発明は任意の音源に適用することがで
きる。

Ｈ 発明の効果 以上詳述のように、本発明によれば、音源データが書
き込まれたメモリ上の空き領域にエコー信号用の遅延領
域を設定すると共に、この遅延領域設定を禁止する手段
を設けるようにしたので、メモリ上の音源データの書込
領域に誤って遅延領域が設定されることを防止すること
ができて、エコー専用のメモリが不必要で、安定確実に
エコーを付加することができるデジタル音声信号発生装
置が得られる。

【図面の簡単な説明】 第１図及び第２図は本発明によるデジタル音声信号発生
装置の一実施例の要部の構成を示すブロック図、第３図
は本発明の一実施例の他の要部の構成を示すブロック
図、第４図は本発明の一実施例の全体の構成を示すブロ
ック図である。 （10）はデジタル信号処理装置、（12）はレジスタRA
M、（14）は外部RAM、（14V）は音源データ格納部、（1
4El），（14Er）はエコー制御部、（20A），（20B）‥
‥（20H），（50L），（50R）は信号処理部、（22），
（55）はRAM、（23）はピッチ変換回路、（24），（2
7），（28）は制御回路、（26），（29l），（29r），
（52），（57），（58），（71）は乗算器、（51ml），
（51mr）は主加算器、（51el），（51er）は副加算器、
ESA,EDLは制御データ、EENは制御フラグである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】デジタル音源情報が書き込まれたメモリ
   と、このメモリから読み出された音源情報を演算処理し
   てデジタル音声信号を発生する演算手段とを有するデジ
   タル音声信号発生装置において、 上記音声信号を遅延させて反響信号とするための遅延領
   域を上記メモリ上の空き領域に設定する遅延領域設定手
   段と、 この遅延領域設定手段の設定動作を禁止する設定禁止手
   段とを設け、 上記メモリ上の上記音源情報の書込領域への上記遅延領
   域設定手段による誤設定を防止するようにしたことを特
   徴とするデジタル音声信号発生装置。