JP3094759B2 - 楽音信号分配処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のチャンネルに
時分割された複数の楽音信号を複数系列の出力ラインの
中の任意のラインに選択的に出力することのできる楽音
信号分配処理装置に関する。

【０００２】

【従来の技術】従来、電子楽器等で使用される楽音信号
分配処理装置は、チャンネル時分割された楽音信号を入
力し、その中の任意のチャンネルの楽音信号を合成して
複数の出力ラインの中の任意のラインから出力するもの
である。図１０は、従来の楽音信号分配処理装置の概略
構成を示す図である。図１０から明らかなように従来の
楽音信号分配処理装置は、８本の出力ラインＬ１〜Ｌ８
に対応して設けられた乗算器Ａ１〜Ａ８と、この乗算器
Ａ１〜Ａ８からの出力を累算するアキュムレータＡＣＣ
１〜ＡＣＣ８と、時分割チャンネルに対応した係数を乗
算器Ａ１〜Ａ８に与える係数レジスタＡ９とから構成さ
れる。

【０００３】係数レジスタＡ９は、乗算器Ａ１〜Ａ８に
応じた数のレジスタ領域ＳＮＤ１（ｋ）〜ＳＮＤ８
（ｋ）を有し、時分割チャンネルに対応した係数を時系
列的に順次乗算器Ａ１〜Ａ８に出力する。ここで、ｋは
時分割チャンネルの番号を示す。従って、レジスタ領域
ＳＮＤ１（１）は、第１番目のチャンネルの係数であ
り、乗算器Ａ１に与えられるものである。

【０００４】例えば、図１０において時分割チャンネル
数を１６（ｋ＝１〜１６）とし、第１番目から第４番目
のチャンネルの楽音信号を出力ラインＬ１から、第５番
目から第８番目のチャンネルの楽音信号を出力ラインＬ
２から、第９番目から第１２番目のチャンネルの楽音信
号を出力ラインＬ３から、第１３番目から第１６番目の
チャンネルの楽音信号を出力ラインＬ４からそれぞれ出
力し、出力ラインＬ５〜Ｌ８からは何も出力しない場合
には、係数レジスタＡ９に設定される各係数は次のよう
になる。

【０００５】出力ラインＬ１の出力に関係するレジスタ
領域ＳＮＤ１（１）〜ＳＮＤ１（４）には、所定の係数
が設定され、これ以外のレジスタ領域ＳＮＤ１（５）〜
ＳＮＤ１（１６）には係数０が設定される。同様に、レ
ジスタ領域ＳＮＤ２（５）〜ＳＮＤ２（８）、ＳＮＤ３
（９）〜ＳＮＤ３（１２）、ＳＮＤ４（１３）〜ＳＮＤ
４（１６）には所定の係数が設定され、これ以外のレジ
スタ領域ＳＮＤ２（１）〜ＳＮＤ２（４）、ＳＮＤ２
（９）〜ＳＮＤ２（１６）、ＳＮＤ３（１）〜ＳＮＤ３
（８）、ＳＮＤ３（１３）〜ＳＮＤ３（１６）、ＳＮＤ
４（１）〜ＳＮＤ４（１２）、ＳＮＤ５（１）〜ＳＮＤ
５（１６）、ＳＮＤ６（１）〜ＳＮＤ６（１６）、ＳＮ
Ｄ７（１）〜ＳＮＤ７（１６）、ＳＮＤ８（１）〜ＳＮ
Ｄ８（１６）には係数０が設定される。

【０００６】

【発明が解決しようとする課題】ところが、従来の楽音
信号分配処理装置は、出力ライン毎に乗算器を設けなけ
ればならないため、出力ラインの数が多くなるとそれに
応じて乗算器の数が増加し、回路規模が大きくなるとい
う問題を有する。また、従来の楽音信号分配処理装置
は、出力ライン毎に乗算器を有するが、上述のように楽
音信号を出力しないラインにおいては、その乗算器の乗
算係数は全て０であるから、このような出力ラインに関
しては乗算器の存在自体が無意味である。また、１個の
乗算器を用いて、チャンネル時分割された楽音信号の各
チャンネルをさらに出力ライン数と同じ数のタイムスロ
ットに時分割して、従来と同様にして任意のチャンネル
の楽音信号を合成して複数の出力ラインの中の任意のラ
インから出力することが考えられる。しかしながら、こ
の場合でも、前述のように楽音信号を出力しないライン
に対応するタイムスロットの乗算係数は全て０であるか
ら、このような出力ラインに関しては、そのタイムスロ
ットの存在が無意味である。

【０００７】この発明は上述の点に鑑みてなされたもの
であり、出力ライン毎に乗算器を設けたり、出力ライン
毎にタイムスロットを設定しなくても、任意の出力ライ
ンに任意のチャンネルの楽音信号を選択的に出力するこ
とのできる楽音信号分配処理装置を提供することを目的
とする。

【０００８】

【課題を解決するための手段】 この発明に係る楽音信
号分配処理装置は、複数チャンネルに時分割処理された
楽音信号を入力する楽音信号入力手段と、前記チャンネ
ルをさらに所定数Ｌ個のタイムスロットに時分割して動
作し、前記Ｌ個の中のＭ（ただし、Ｍは１以上Ｌ以下の
整数）個のタイムスロットを使用して、前記各チャンネ
ルの楽音信号に対して個別の係数を乗算してＭ個の系列
の楽音信号を出力する乗算手段と、この乗算手段から出
力されるＭ個の系列の楽音信号を、複数Ｎ（ただし、Ｎ
はＭより大きい整数）個の処理系列の中の１又は複数の
系列にそれぞれ選択的に分配する分配手段とを備え、上
記乗算手段の各チャンネルのタイムスロットの数Ｌが、
上記系列数のＭよりも大きく、Ｌ個のタイムスロットの
中の残り（Ｌ−Ｍ個）のタイムスロットは、楽音の音色
制御処理、補間処理、残響付与処理、変調処理、エフェ
クタ処理の内の少なくとも１つの処理に利用されるよう
に構成されている。さらに、この発明に係る楽音信号分
配処理装置は、上記分配手段により上記Ｎ個の処理系列
に選択的に分配された楽音信号を上記Ｎ個の処理系列の
それぞれに関して上記複数の時分割チャンネルにわたり
累算する累算手段を含んで構成されている。

【０００９】

【作用】 音源は、楽音信号の同時発音を行うために、
楽音信号を時分割処理して複数のチャンネルから出力す
る。楽音信号入力手段は、このような音源等から出力さ
れる楽音信号を入力する。乗算手段は、楽音信号の各チ
ャンネルをさらに所定数Ｌ個のタイムスロットに時分割
して動作する。そして、乗算手段はＬ個の中のＭ個のタ
イムスロットを使用して各チャンネルの楽音信号に対し
て個別の係数を乗算してＭ個の系列の楽音信号を出力す
る。例えば、楽音信号入力手段が１６チャンネルに時分
割された楽音信号を入力している場合には、乗算手段は
各チャンネルをさらに８スロットに時分割して動作す
る。すなわち、乗算手段は楽音信号を１２８（１６×
８）チャンネル相当で時分割処理し、その８スロットの
中の５つのタイムスロットを使用して、個別の係数を楽
音信号に乗算して、５個の系列の楽音信号を出力する。
分配手段は、乗算手段から出力されるＭ個の系列の楽音
信号を、複数Ｎ（ただしＮ＞Ｍ）個の処理系列の中の１
又は複数の系列にそれぞれ選択的に分配する。すなわ
ち、乗算手段から出力される楽音信号はＭ個の系列であ
り、出力ライン数はそれよりも多いＮ個であるから分配
手段は乗算手段から出力されるＭ個の系列の楽音信号を
Ｎ個の処理系列のどこから出力するかを制御している。
これによって、出力ライン毎に乗算器をそれぞれ設ける
必要がないため、装置構成を簡略化することができ、ま
た、各出力ライン毎に時分割タイムスロットをそれぞれ
設定して１つの乗算器を時分割共用することがないた
め、乗算タイムスロットが無駄に費やされることもな
く、任意の出力ラインに任意のチャンネルの楽音信号を
選択的に出力することができる。また、この発明では、
乗算手段の各チャンネルのタイムスロットの数Ｌが、上
記系列数のＭよりも大きく、Ｌ個のタイムスロットの中
の残り（Ｌ−Ｍ個）のタイムスロットは、楽音の音色制
御処理、補間処理、残響付与処理、変調処理、エフェク
タ処理の内の少なくとも１つの処理に利用されるように
なっているので、乗算手段を単なる楽音信号に対する各
出力系列毎の係数演算と分配だけでなくその他の処理に
も効率的に利用することができる。さらに、この発明で
は、分配手段によりＮ個の処理系列に選択的に分配され
た楽音信号をＮ個の処理系列のそれぞれに関して複数の
時分割チャンネルにわたり累算する累算手段を含むの
で、任意の出力ラインから任意のチャンネルの楽音信号
を同時に発音することができる。なお、上記乗算手段の
各チャンネルのタイムスロットの数Ｌが、上記系列数の
Ｍと同じであってもよい。また、上記分配手段は、上記
Ｎ個の処理系列のそれぞれに関して上記Ｍ個の系列の楽
音信号の中から１つを任意に指定する指定手段を含み、
上記Ｎ個の処理系列において、指定された楽音信号を分
配してもよい。

【００１０】

【実施例】以下、この発明の実施例を添付図面に従って
詳細に説明する。図２はこの発明に係る楽音信号分配処
理装置を内蔵した音源回路を有する電子楽器のハードブ
ロックを示す図である。マイクロプロセッサユニット
（ＣＰＵ）２０は、この電子楽器全体の動作を制御する
ものである。このＣＰＵ２０に対して、データ及びアド
レスバス２８を介してＲＯＭ２１、ＲＡＭ２２、演奏入
力手段２３、表示器２４、パネルスイッチ２５、音源回
路２６及びエフェクタ２７が接続されている。

【００１１】ＲＯＭ２１はＣＰＵ２０の各種プログラム
やデータを格納するものであり、リードオンリーメモリ
（ＲＯＭ）で構成されている。ＲＡＭ２２は、演奏情報
やＣＰＵ２０がプログラムを実行する際に発生する各種
データを一時的に記憶するものであり、ランダムアクセ
スメモリ（ＲＡＭ）の所定のアドレス領域がそれぞれ割
り当てられ、レジスタ及びフラグとして利用される。

【００１２】演奏入力手段２３は、音楽演奏のための基
本的な操作子であり、例えば発音すべき楽音の音高を選
択するための複数の鍵を備えた鍵盤等である。また、演
奏入力手段２３として、外部に設けられたＭＩＤＩ装置
等からＭＩＤＩ規格のデータを入力するものでもよい。
演奏入力手段２３は押鍵に対応したキーオンイベント情
報やベロシティ情報、離鍵に対応したキーオフイベント
情報等を入力する。これらのキーオンイベント情報、キ
ーオフイベント情報及びベロシティ情報はＭＩＤＩ規格
で表現されておりキーコードや割当てチャンネルを示す
データをも含む。演奏入力手段２３の代わりにコンピュ
ータ等を接続し、所望の演奏情報を入力するようにして
もよい。

【００１３】表示器２４は、ＣＰＵ２０の制御状態、設
定データの内容等の各種の情報を表示するものであり、
液晶表示パネル（ＬＣＤ）等で構成される。パネルスイ
ッチ２５は、音色、音量、効果等を選択・設定・制御す
るための各種操作子（音色選択スイッチ、音量制御スイ
ッチ、効果設定スイッチ等）を含んで構成される。

【００１４】音源回路２６は、複数のチャンネルで楽音
信号の同時発生が可能であり、データ及びアドレスバス
２８を経由して与えられた演奏情報（ＭＩＤＩ規格に準
拠したデータ）を入力し、このデータに基づき楽音信号
を発生する。音源回路２６は、この発明に係る楽音信号
分配処理装置を内蔵しており、任意のチャンネルの楽音
信号を合成して４本の出力ラインの中の任意のラインか
ら出力するようになっている。なお、１本の出力ライン
からは２種類の楽音信号が時分割で交互に出力されるの
で、実際には出力ラインは８本分存在することとなる。

【００１５】音源回路２６における楽音信号発生方式は
いかなるものを用いてもよい。例えば、発生すべき楽音
の音高に対応して変化するアドレスデータに応じて波形
メモリに記憶した楽音波形サンプル値データを順次読み
出すメモリ読み出し方式、又は上記アドレスデータを位
相角パラメータデータとして所定の周波数変調演算を実
行して楽音波形サンプル値データを求めるＦＭ方式、あ
るいは上記アドレスデータを位相角パラメータデータと
して所定の振幅変調演算を実行して楽音波形サンプル値
データを求めるＡＭ方式等の公知の方式を適宜採用して
もよい。なお、この実施例では、メモリ読み出し方式に
ついて説明する。

【００１６】エフェクタ２７は、データ及びアドレスバ
ス２８を介してエフェクトデータを入力し、音源回路２
６からの楽音信号に対して時分割動作により複数の効果
付与処理を行い、ステレオ（右チャンネル用及び左チャ
ンネル用）の楽音信号を出力する。Ｄ／Ａ変換器２９Ｒ
及び２９Ｌは、エフェクタ２７からのデジタルの楽音信
号をアナログ信号に変換して、サウンドシステム２ＡＲ
及び２ＡＬに出力する。サウンドシステム２ＡＲ及び２
ＡＬはＤ／Ａ変換器２９Ｒ及び２９Ｌからのアナログの
楽音信号をアンプ及びスピーカを介して発音するもので
ある。

【００１７】次に、ＣＰＵ２０によって実行される図２
の電子楽器の処理の一例を図３及び図４に示したフロー
チャートに基づいて説明する。図３はＣＰＵ２０が処理
するメインルーチンの一例を示すフローチャート図であ
る。以下、メインルーチンの処理をステップ順に説明す
る。

【００１８】ステップ３１：まず、電源が投入される
と、ＣＰＵ２０はＲＯＭ２１に格納されている制御プロ
グラムに応じた処理を開始し、ＲＡＭ２２内の各種レジ
スタ及びフラグ等を初期設定する。 ステップ３２：演奏入力手段２３から入力される演奏情
報に応じた演奏処理を行う。この演奏処理の詳細につい
ては後述する。

【００１９】ステップ３３：エディットするＭＩＤＩの
チャンネル番号をチャンネルレジスタｉに格納する。 ステップ３４：何をエディットするのか対応するエディ
ットモードを指定する。この実施例では、エディットモ
ードとして音色エディットモード、送出データエディッ
トモード、エフェクタエディットモード、その他のエデ
ィットモードがある。

【００２０】ステップ３５：前のステップ３４で指定さ
れたエディットモードが何であるかを判別し、それに応
じた処理を選択する。 ステップ３６：音色エディットモードでは、チャンネル
レジスタｉに対応したＭＩＤＩチャンネルの音色を選択
したり、既に作成済みの音色をエディットしたりする。

【００２１】ステップ３７：送出データエディットモー
ドでは、チャンネルレジスタｉに対応したＭＩＤＩチャ
ンネルのセンドレベルと出力ラインを設定する。すなわ
ち、ここでは音源回路２６から出力される各チャンネル
の楽音信号の５つのレベルと、音源回路２６からエフェ
クタ２７へ送出する出力ラインに乗せる信号を各チャン
ネルの楽音に対する５つのレベルの乗算結果の中から設
定する。 ステップ３８：エフェクタ２７の各種パラメータの設定
処理を行う。 ステップ３９：その他のエディット処理を行う。

【００２２】図４は、図３の演奏処理の詳細の一例を示
すフローチャート図である。以下、この演奏処理をステ
ップ順に説明する。 ステップ４１：演奏入力手段２３から演奏イベントが入
力されたかどうかを判定し、演奏イベント有り（ＹＥ
Ｓ）の場合は次のステップ４２に進み、そうでない（Ｎ
Ｏ）場合は図３のメインルーチンにリターンする。 ステップ４２：演奏イベントがノートオンかどうかを判
定し、ノートオン（ＹＥＳ）の場合はステップ４３〜４
７の処理を実行し、そうでない（ＮＯ）場合はステップ
４８に進む。

【００２３】ステップ４３：ＭＩＤＩのチャンネル番号
をＭＩＤＩチャンネルレジスタＭＣに格納し、ノートオ
ンに対応するノート番号（音高を示すデータ）をノート
番号レジスタＮＮに格納する。 ステップ４４：音源回路２６の発音チャンネルのいずれ
かに新規の発音割当てを行い、割り当てられた発音チャ
ンネルをアサインチャンネルレジスタＡＣに格納する。 ステップ４５：ＭＩＤＩチャンネルレジスタＭＣのチャ
ンネルにステップ３６で設定された音色でノート番号レ
ジスタＮＮのノートに対応した音高の楽音を発音するよ
うに音源回路２６のアサインチャンネルレジスタＡＣの
発音チャンネルに準備する。

【００２４】ステップ４６：ＭＩＤＩチャンネルレジス
タＭＣのチャンネルにステップ３７で設定されたセンド
レベルと送出ラインのデータをアサインチャンネルレジ
スタＡＣの発音チャンネルに準備する。 ステップ４７：アサインチャンネルレジスタＡＣの発音
チャンネルにノートオンを送出する。

【００２５】ステップ４８：演奏イベントがアフタタッ
チかどうかを判定し、アフタタッチ（ＹＥＳ）の場合は
ステップ４９，４Ａの処理を実行し、そうでない（Ｎ
Ｏ）場合はステップ４Ｂに進む。 ステップ４９：ＭＩＤＩのチャンネル番号をＭＩＤＩチ
ャンネルレジスタＭＣに格納し、アフタタッチをアフタ
タッチレジスタＡＴに格納する。

【００２６】ステップ４Ａ：ＭＩＤＩチャンネルレジス
タＭＣのチャンネルの音を発音中の発音チャンネルのパ
ラメータをアフタタッチレジスタＡＴの値に応じて変更
する。なお、このパラメータの中にはセンドレベルＳＮ
Ｄ１（ｋ）及びＳＮＤ２（ｋ）を含むので、センドレベ
ルＳＮＤ１（ｋ）又はＳＮＤ２（ｋ）はアフタタッチに
応じてリアルタイムに変更されることとなる。 ステップ４Ｂ：演奏イベントがノートオン、アフタタッ
チ以外のノートオフ、ピッチベンド、エクスプレション
ペダル、サスティン等に対応するので、ここではこれら
の演奏イベントに対応したその他の処理を行う。

【００２７】図１は、この発明に係る楽音信号分配処理
装置を内蔵した音源回路２６の詳細構成を示す図であ
る。アドレス制御部（ＡＤＲ制御部）１０は、ＣＰＵ２
０によってパラメータの設定される各発音チャンネル独
立の制御レジスタであり、発音指示がある度にＣＰＵ２
０によって値が設定され、ノート番号レジスタＮＮのノ
ート番号に基づいたレートデータＲＤを波形アドレス発
生部（ＷＡＤＲ発生部）１１に出力する。このレートデ
ータＲＤは、整数部と小数部とからなるデータである。

【００２８】波形アドレス発生部（ＷＡＤＲ発生部）１
１は、ノートオンを入力することによって初期アドレス
にリセットされ、レートデータＲＤの大きさに応じて順
次波形メモリ１２の読み出しアドレスＷＡＤＲ（２２ビ
ット構成）を波形メモリ１２に出力する。なお、波形ア
ドレス発生部１１が波形メモリ１２に出力するのは整数
部のデータだけであり、小数部のデータ（８ビット構
成）は補間手段１３に出力する。波形アドレス発生部１
１はレートデータＲＤの値が小さい時はアドレスの増加
量は小さくなるため、波形メモリ１２から出力される楽
音波形信号の音高は低くなり、レートデータＲＤが大き
い時はアドレスの増加量は大きくなるため、波形メモリ
１２から出力される楽音波形信号の音高は高くなる。波
形メモリ１２は、立上り部（アタック部）の波形データ
として複数周期分、その後の持続部（ループ部）の波形
データとして１周期分を記憶しており、読み出しアドレ
スＷＡＤＲに対応する波形データＷＤ（１６ビット構
成）を補間手段１３に出力する。

【００２９】補間手段１３は、波形アドレス発生部１１
から波形アドレスＷＡＤＲの小数部を入力し、それに応
じて波形メモリ１２からの波形データＷＤを補間処理
し、補間処理された波形データＷＤ０を演算手段１４に
出力する。なお、補間手段１３から出力される波形デー
タＷＤ０は、１６チャンネルに時分割されている。

【００３０】演算手段１４は、補間手段１３で補間処理
された波形データＷＤ０にフィルタ処理を施すとともに
加算手段１５からの乗算係数ＭＫをさらに時分割処理で
乗算し、その乗算結果を楽音データＷＤ２（１８ビット
構成）として読み書きメモリ（ＲＡＭ）１Ｃに出力す
る。この乗算係数ＭＫとして、１０ビット構成のセンド
レベルＳＮＤ１（ｋ）〜ＳＮＤ５（ｋ）に対応する５つ
の乗算係数ＭＫ１（ｋ）〜ＭＫ５（ｋ）が各発音チャン
ネル毎に時分割で供給される。

【００３１】波形エンベロープ発生部１７は、エンベロ
ープ制御部１６によって予め設定されたパラメータに応
じた波形エンベロープ信号（１４ビット構成）ＷＥを演
奏入力手段１３からのノートオン信号の入力に同期して
加算手段１５に出力する。エンベロープ制御部１６は、
ＣＰＵ２０によってパラメータの設定される各発音チャ
ンネル独立の制御レジスタであり、発音指示がある度に
ＣＰＵ２０によって波形エンベロープ信号ＷＥが設定さ
れる。

【００３２】センドレベル発生部１Ａは、ＣＰＵ２０に
よってパラメータの設定される各発音チャンネル独立の
制御レジスタであり、発音指示がある度にＣＰＵ２０に
よって各センドレベルが設定されるものであり、第１及
び第２のセンドレベルＳＮＤ１（ｋ），ＳＮＤ２（ｋ）
をＬＦＯ１９に、第３、第４及び第５のセンドレベルＳ
ＮＤ３（ｋ），ＳＮＤ４（ｋ），ＳＮＤ５（ｋ）をセレ
クタ回路１Ｂに出力する。

【００３３】低周波発生器（ＬＦＯ）１９は、ＬＦＯ制
御部１８によって予め設定されたパラメータに応じた低
周波信号（８ビット構成）ＬＳを加算手段１５に出力す
ると共に、センドレベル発生部１Ａからの第１及び第２
のセンドレベルＳＮＤ１（ｋ），ＳＮＤ２（ｋ）を入力
し、これらの信号に時間補間を施し、時間補間されなめ
らかに時変化するように加工された信号をセレクタ回路
１Ｂに出力する。ＬＦＯ制御部１８は、ＣＰＵ２０によ
ってパラメータの設定される各発音チャンネル独立の制
御レジスタであり、発音指示がある度にＣＰＵ２０によ
って低周波信号ＬＳが設定される。

【００３４】セレクタ回路１Ｂは、第１の時分割チャン
ネルをさらに８スロットに時分割（８分割）し、ＬＦＯ
１９からの第１及び第２のセンドレベルＳＮＤ１，ＳＮ
Ｄ２と、センドレベル発生部１Ａからの第３、第４及び
第５のセンドレベルＳＮＤ３，ＳＮＤ４，ＳＮＤ５を８
分割されたスロットの中の所定のスロットに順番に割り
当てる。

【００３５】すなわち、図５のタイミングチャート図に
示すように、１６に時分割されたチャンネルがさらに８
スロットに時分割されており、その中の第２番目のスロ
ットに第１のセンドレベルＳＮＤ１に対応する乗算係数
ＭＫ１（ｋ）が、第３番目のスロットに第２のセンドレ
ベルＳＮＤ２に対応する乗算係数ＭＫ２（ｋ）が、第５
番目のスロットに第３のセンドレベルＳＮＤ３に対応す
る乗算係数ＭＫ３（ｋ）が、第７番目のスロットに第４
のセンドレベルＳＮＤ４に対応する乗算係数ＭＫ４
（ｋ）が、第８番目のスロットに第５のセンドレベルＳ
ＮＤ５対応する乗算係数ＭＫ５（ｋ）がそれぞれ割り当
てられるようになっている。なお、残りの第１番目、第
４番目及び第６番目のスロットは音源回路２６のディジ
タルフィルタ処理に割り当てられる関係上、ここでは乗
算係数は何も割り当てられない。

【００３６】加算手段１５は、波形エンベロープ発生部
１７からの波形エンベロープ信号ＷＥと、ＬＦＯ１９か
らの低周波信号ＬＳと、セレクタ回路１Ｂで第２の時分
割処理されたセンドレベルＳＮＤ１（ｋ）〜ＳＮＤ５
（ｋ）とを加算して、その加算結果を８分割されたスロ
ットの中の所定のスロットの乗算係数ＭＫとして演算手
段１４に出力する。従って、演算手段１４は８分割され
たスロットの中の第２、３、５、７、８番目のスロット
に対応する時間は、出力ライン選択のためのレベル乗算
を行い、第１番目、第４番目及び第６番目のスロットに
対応する時間は、これ以外のフィルタリング処理等の乗
算を行う。

【００３７】読み書きメモリ１Ｃは、演算手段１４から
の第２、３、５、７、８番目のスロットで出力される５
個の楽音データＷＤ２をアドレス発生部１Ｂからそれに
あわせて“１”、“２”、“３”、“４”、“５”の順
に供給されるアドレスＷＡ（３ビット構成）に応じて順
次記憶し、記憶された５個の楽音データＷＤ２を出力ラ
イン選択手段１Ｅから各出力ラインＬ１〜Ｌ８に対応し
て供給される読出しアドレスＲＡに応じて任意の順番で
読出して楽音データＷＤ３として加算手段１Ｆに出力す
る。出力ライン選択手段１Ｅは、ＣＰＵ２０によってパ
ラメータの設定される各発音チャンネル独立の制御レジ
スタであり、発音指示がある度にＣＰＵ２０によって読
出しアドレスＲＡが設定される。すなわち、出力ライン
選択手段１Ｅから出力される読出しアドレスＲＡは、各
々乗算係数ＭＫ１〜ＭＫ５が乗ぜられた５つの楽音デー
タを出力ラインＬ1 〜Ｌ８のどこから出力するかを設定
するものであり、書込みアドレスＷＡと同じ３ビット構
成である。

【００３８】図６は、読み書きメモリ１Ｃの詳細構成を
示す図である。読み書きメモリ１ＣはＲＡＭ６１，６２
とセレクタ回路６３，６４とから構成される。セレクタ
回路６３は、ローレベル“０”端子に書込みアドレスＷ
Ａを、ハイレベル“１”端子に読出しアドレスＲＡを入
力し、第１の時分割チャンネルに対応したクロックφＡ
Ｂに応じていずれか一方のアドレスをＲＡＭ６１に出力
する。同様にセレクタ回路６４は、ローレベル“０”端
子に読出しアドレスＲＡを、ハイレベル“１”端子に書
込みアドレスＷＡを入力し、第１の時分割チャンネルに
対応したクロックφＡＢに応じていずれか一方のアドレ
スをＲＡＭ６２に出力する。

【００３９】従って、図５のタイミングチャートのよう
に、第１の時分割チャンネルに対応したクロックφＡＢ
がローレベル“０”の場合には、ＲＡＭ６１には書込み
アドレスＷＡが供給され、演算手段１４から第２、３、
５、７、８番目のタイムスロットで出力される５個の楽
音データＷＤ２が順次記憶される。一方、ＲＡＭ６２に
は読出しアドレスＲＡが供給され、記憶された５個の楽
音データＷＤ２が任意の順番で読み出され加算手段１Ｆ
に出力される。逆に、図５のタイミングチャートのよう
に、第１の時分割チャンネルに対応したクロックφＡＢ
がハイレベル“１”の場合には、ＲＡＭ６１には読出し
アドレスＲＡが供給され、演算手段１４から第２、３、
５、７、８番目のタイムスロットで出力される５個の楽
音データＷＤ２が順次記憶される。一方、ＲＡＭ６２に
は読出しアドレスＲＡが供給され、記憶された５個の楽
音データＷＤ２が任意の順番で読み出され加算手段１Ｆ
に出力される。

【００４０】演算手段１４は、フィルタ演算チャンネル
タイミングに基づくフィルタ演算処理と、フィルタ出力
チャンネルタイミングに基づく係数（ＭＫ）乗算処理を
行う。図７は、この演算手段１４が行うフィルタ演算処
理の内容を示すフィルタ等価回路を示す図である。この
フィルタ等価回路は、音色を制御するための２次のディ
ジタルフィルタであり、乗算器７４及び７６の係数Ｋで
カットオフ周波数を、乗算器７８の係数１／Ｑでレゾナ
ンスを制御するものである。

【００４１】図７のディジタルフィルタは、入力用レジ
スタ７１、加算器７２，７３，７９、乗算器７４，７
６，７８、減算器７５、遅延回路（ディレイ）７７，７
Ａ、出力用レジスタ７２から構成される。入力用レジス
タ７１は、補間手段１３の波形データＷＤ０を入力し、
それを一時的に格納する。加算器７２は、入力用レジス
タ７１の波形データＷＤ０と乗算器７８の乗算信号とを
加算し、その加算信号を加算器７３に出力する。加算器
７３は、加算７２の加算信号とディレイ７Ａの遅延信号
ＤＸ２とを加算し、その加算信号を乗算器７４に出力す
る。乗算器７４は、加算器７３の加算信号に乗算係数Ｋ
を乗じ、その乗算信号を減算器７５に出力する。減算器
７５は、ディレイ７７の遅延信号ＤＸ１から乗算器７４
の乗算信号を減算し、その減算信号を乗算器７６に出力
する。乗算器７６は、減算器７５の減算信号に乗算係数
Ｋを乗じ、その乗算信号を加算器７９に出力する。

【００４２】ディレイ７７は、減算器７５の減算信号を
１６チャンネル分だけ遅延させて、その遅延信号ＤＸ１
を減算器７５及び乗算器７８に出力する。すなわち、デ
ィレイ７７は、現在処理中のチャンネルが第２チャンネ
ル２ＣＨの場合には前回処理した第２チャンネル２ＣＨ
の値を出力する。乗算器７８は、ディレイ７７の遅延信
号ＤＸ１に乗算係数１／Ｑを乗じ、その乗算信号を加算
器７２に出力する。加算器７９は乗算器７６の乗算信号
とディレイ７Ａの遅延信号ＤＸ２とを加算し、その加算
信号を出力用レジスタ７Ｂに出力する。ディレイ７Ａ
は、ディレイ７７と同様に加算器７９の加算信号を１６
チャンネル分だけ遅延させて、その遅延信号ＤＸ２を加
算器７３及び７９に出力する。出力用レジスタ７Ｂは、
加算器７９の加算信号を入力し、それをフィルタ出力Ｗ
Ｄ１として出力する。

【００４３】図８は、図１の演算手段１４の詳細構成を
示す図である。この演算手段１４は、時分割乗算器８１
と加算器８２と、これらに供給される信号を選択するセ
レクタ８３〜８６と、各信号を一時的に格納するレジス
タ群８７〜８Ｈとから構成される。ここで、レジスタ８
Ａ及び８Ｄは１スロットタイミング分の遅延を行う一般
的なディレイであり、レジスタ８７、８Ａ、８Ｂ、８
Ｃ、８Ｅ及び８Ｆは、１６チャンネル分だけ遅延させる
ディレイレジスタである。レジスタ８８、８Ｇは図５の
波形データＷＤ０のチャンネルタイミングで行われたフ
ィルタ処理演算の出力をこのチャンネルタイミングの第
７番目のスロットで加算器８２から取り込み、その直後
の第１〜８番目のスロットにおいて、フィルタ出力ＷＤ
１としてセレクタ８３に出力する。レジスタ８Ｈは、図
１の読み書きメモリ１Ｃを演算手段の出力取込手段と見
なして別の名前で呼んでいるものであり、このメモリと
実質同一である。

【００４４】時分割乗算器８１は、８分割されたスロッ
トの中の第２、３、５、７、８番目のスロットに対応す
る時間は、出力ライン選択のためのレベル乗算を行い、
第１番目、第４番目及び第６番目のスロットに対応する
時間は、これ以外のフィルタリング処理のための乗算を
行う。加算器８２は、８分割されたスロットの中の第
２、３、５、７番目のスロットに対応する時間は、フィ
ルタリング処理のための加算を行う。

【００４５】セレクタ８３は、時分割乗算器８１で乗算
処理される信号、すなわち、レジスタ８７からの１６チ
ャンネル分前の遅延信号ＤＸ１、レジスタ８８からの１
チャンネル分前のフィルタ処理演算の結果であるフィル
タ出力ＷＤ１又はレジスタ８Ｄからの現チャンネル内に
おける１スロットタイミング分前の遅延信号Ｄ２を１ス
ロットタイミング毎に選択して時分割乗算器８１に出力
する。セレクタ８４は、時分割乗算器８１の乗算係数、
すなわち、レゾナンスを示す係数１／Ｑ、カットオフ周
波数を示す係数Ｋ、又は出力ライン選択のための乗算係
数ＭＫを１スロットタイミング毎に選択して時分割乗算
器８１に出力する。フィルタ処理演算は波形データＷＤ
０のチャンネルタイミングで行われ、一方乗算係数ＭＫ
の乗算はフィルタ出力ＷＤ１のチャンネルタイミングで
行われるため、乗算係数ＭＫはレゾナンスを示す係数１
／Ｑ及びカットオフ周波数を示す係数Ｋに対し１チャン
ネルタイミング遅れた係数になっている。

【００４６】セレクタ８５は、加算器８２で加算処理さ
れる信号、すなわち、レジスタ８Ａからの現チャンネル
内における１スロットタイミング分前の遅延信号Ｄ１又
はレジスタ８Ｄからの現チャンネル内における１スロッ
トタイミング分前の遅延信号Ｄ２を１スロットタイミン
グ毎に選択して加算器８２に出力する。セレクタ８６
は、加算器８２で加算処理される信号、すなわち、レジ
スタ８Ｂからの１６チャンネル分前の遅延信号ＤＸ１、
レジスタ８Ｃからの１６チャンネル分前の遅延信号ＤＸ
２又はレジスタ８９からの現チャンネル内における波形
信号ＷＤ０を１スロットタイミング毎に選択して加算器
８２に出力する。

【００４７】図５のタイミングチャート図における波形
データＷＤ０とフィルタ出力ＷＤ１との間には、演算手
段１４中の時分割乗算器８１と加算器８２が、それぞ
れ、１チャンネルタイミング中で行う演算の内容を示す
タイミングチャートの拡大図が示されている。フィルタ
出力チャンネルタイミングはフィルタ演算チャンネルタ
イミングに対して１チャンネル分遅れたタイミングにな
っている。乗算器８１がフィルタ演算処理に使用される
のは、スロット１、４、６のタイミングであり、フィル
タ演算に使われない残りのスロット２、３、５、７、８
のタイミングが、係数乗算処理（フィルタ出力ＷＤ１×
ＭＫ）に使用される。

【００４８】フィルタ演算処理や係数乗算処理は、次の
順番で行われる。スロット１のタイミングでは、セレク
タ８３はレジスタ８７の遅延信号ＤＸ１を、セレクタ８
４は係数１／Ｑを選択するので、時分割乗算器８１は、
遅延信号ＤＸ１に係数１／Ｑを乗じ、その乗算信号（Ｄ
Ｘ１／Ｑ）をレジスタ８Ａに書き込む。従って、次のタ
イミングでは、乗算信号（ＤＸ１／Ｑ）は遅延信号Ｄ１
として加算器８２に入力するようになる。このタイミン
グでは加算器８２は動作しない。

【００４９】スロット２のタイミングでは、セレクタ８
３はレジスタ８８のフィルタ出力ＷＤ１を、セレクタ８
４は乗算係数ＭＫ（ＭＫ１）を選択するので、時分割乗
算器８１は、フィルタ出力ＷＤ１に乗算係数ＭＫ１を乗
じ、その乗算信号ＷＤ２（＝ＷＤ１×ＭＫ１）をレジス
タ８Ｈに書き込む。一方、セレクタ８５はレジスタ８Ａ
の１スロットタイミング分前の遅延信号Ｄ１（＝ＤＸ１
／Ｑ）を、セレクタ８６はレジスタ８９からの現チャン
ネル内における波形信号ＷＤ０を選択するので、加算器
８２は、遅延信号Ｄ１と波形信号ＷＤ０とを加算し、そ
の加算信号（Ｄ１＋ＷＤ０）をレジスタ８Ｄに書き込
む。

【００５０】スロット３のタイミングでは、セレクタ８
３はレジスタ８８のフィルタ出力ＷＤ１を、セレクタ８
４は乗算係数ＭＫ（ＭＫ２）を選択するので、時分割乗
算器８１は、フィルタ出力ＷＤ１に乗算係数ＭＫ２を乗
じ、その乗算信号ＷＤ２（＝ＷＤ１×ＭＫ２）をレジス
タ８Ｈに書き込む。一方、セレクタ８５はレジスタ８Ｄ
の１スロットタイミング分前の遅延信号Ｄ２（＝Ｄ１＋
ＷＤ０）を、セレクタ８６はレジスタ８Ｃからの１６チ
ャンネル分前の遅延信号ＤＸ２を選択するので、加算器
８２は、遅延信号Ｄ２と遅延信号ＤＸ２とを加算し、そ
の加算信号（Ｄ２＋ＤＸ２）をレジスタ８Ｄに書き込
む。

【００５１】スロット４のタイミングでは、セレクタ８
３はレジスタ８Ｄの遅延信号Ｄ２（＝Ｄ２＋ＤＸ２）
を、セレクタ８４は係数Ｋを選択するので、時分割乗算
器８１は、遅延信号Ｄ２に係数Ｋを乗じ、その乗算信号
（Ｄ２×Ｋ）をレジスタ８Ａに書き込む。従って、次の
タイミングでは、乗算信号（Ｄ２×Ｋ）は遅延信号Ｄ１
として加算器８２に入力するようになる。このタイミン
グでは加算器８２は動作しない。

【００５２】スロット５のタイミングでは、セレクタ８
３はレジスタ８８のフィルタ出力ＷＤ１を、セレクタ８
４は乗算係数ＭＫ（ＭＫ３）を選択するので、時分割乗
算器８１は、フィルタ出力ＷＤ１に乗算係数ＭＫ３を乗
じ、その乗算信号ＷＤ２＝（ＷＤ１×ＭＫ３）をレジス
タ８Ｈに書き込む。一方、セレクタ８５はレジスタ８Ｄ
の１スロットタイミング分前の遅延信号Ｄ１（＝Ｄ２×
Ｋ）を、セレクタ８６はレジスタ８Ｂからの１６チャン
ネル分前の遅延信号ＤＸ１を選択するので、加算器８２
は、遅延信号Ｄ１と遅延信号ＤＸ１とを加算し、その加
算信号（Ｄ１＋ＤＸ１）をレジスタ８Ｄ及び８Ｅに書き
込む。

【００５３】スロット６のタイミングでは、セレクタ８
３はレジスタ８Ｄの遅延信号Ｄ２（＝Ｄ１＋ＤＸ１）
を、セレクタ８４は係数Ｋを選択するので、時分割乗算
器８１は、遅延信号Ｄ２に係数Ｋを乗じ、その乗算信号
（Ｄ２×Ｋ）をレジスタ８Ａに書き込む。従って、次の
タイミングでは、乗算信号（Ｄ２×Ｋ）は遅延信号Ｄ１
として加算器８２に入力するようになる。このタイミン
グでは加算器８２は動作しない。

【００５４】スロット７のタイミングでは、セレクタ８
３はレジスタ８８のフィルタ出力ＷＤ１を、セレクタ８
４は乗算係数ＭＫ（ＭＫ４）を選択するので、時分割乗
算器８１は、フィルタ出力ＷＤ１に乗算係数ＭＫ４を乗
じ、その乗算信号ＷＤ２＝（ＷＤ１×ＭＫ４）をレジス
タ８Ｈに書き込む。一方、セレクタ８５はレジスタ８Ｄ
の１スロットタイミング分前の遅延信号Ｄ１（＝Ｄ２×
Ｋ）を、セレクタ８６はレジスタ８Ｃからの１６チャン
ネル分前の遅延信号ＤＸ２を選択するので、加算器８２
は、遅延信号Ｄ１と遅延信号ＤＸ２とを加算し、その加
算信号（Ｄ１＋ＤＸ２）をレジスタ８Ｆ及び８Ｇに書き
込む。

【００５５】スロット８のタイミングでは、セレクタ８
３はレジスタ８８のフィルタ出力ＷＤ１を、セレクタ８
４は乗算係数ＭＫ（ＭＫ５）を選択するので、時分割乗
算器８１は、フィルタ出力ＷＤ１に乗算係数ＭＫ５を乗
じ、その乗算信号ＷＤ２＝（ＷＤ１×ＭＫ５）をレジス
タ８Ｈに書き込む。このタイミングでは加算器８２は動
作しない。

【００５６】上述のように、スロット２、３、５、７、
８のタイミングで、それぞれＭＫ１（ｋ）〜ＭＫ５
（ｋ）の乗算結果ＷＤ２が、順次、読み書きメモリ１Ｃ
に供給される。アドレス発生器１Ｄでは、その５つのス
ロットに同期して、“１”、“２”、“３”、“４”、
“５”の値を持つ書込みアドレスＷＡ（３ビット）を読
み書きメモリ１Ｃに供給し、乗算結果は書込みアドレス
ＷＡで指定された領域にそれぞれ書き込まれる。この書
込みのチャンネルタイミングは、図５に示されるフィル
タ出力ＷＤ１のチャンネルタイミングと同じである。

【００５７】読み書きメモリ１Ｃは、図６に示されるよ
うな構成であり、ＡとＢの２つのＲＡＭ６１，６２を持
っている。読み書きメモリ１Ｃには図５のタイムチャー
ト図中に示される制御クロックφＡＢが入力しており、
このクロックのレベルによりＡとＢのＲＡＭ６１，６２
は、クロックφＡＢが“１”の時、Ａ（ＲＡＭ６１）が
読出し用でＢ（ＲＡＭ６２）が書込み用になり、クロッ
クφＡＢが“０”の時、Ａ（ＲＡＭ６１）が書込み用で
Ｂ（ＲＡＭ６２）が読出し用になる。図５のタイムチャ
ート図中のクロックφＡＢに従うと、１〜１６の発音チ
ャンネルのうち、偶数チャンネルはＡのＲＡＭ６１に書
き込まれ、奇数チャンネルはＢのＲＡＭ６２に書き込ま
れる。

【００５８】フィルタ出力チャンネルタイミングで読み
書きメモリ１Ｃに書き込まれた乗算結果ＷＤ２は、それ
より１チャンネルタイミングだけ遅れた波形データＷＤ
３のチャンネルタイミングにて読み書きメモリ１Ｃから
読み出される。その際の読出しアドレスＲＡは、出力ラ
イン選択手段１Ｅより供給される。出力ライン選択手段
１Ｅは、ＣＰＵ２０によって各発音チャンネルの各スロ
ット毎に３ビットのデータを任意に設定可能なレジスタ
を含んでおり、設定された３ビットのデータを読み出し
アドレスとして各スロット毎に読み書きメモリ１Ｃに供
給する。各チャンネルタイミング内の８つのスロット
は、それぞれが出力ラインＬ１〜Ｌ８に対応しており、
出力ライン選択手段１Ｅには、各出力ライン毎に任意の
読み出しアドレスが設定される。前述したとおり、読み
書きメモリの“１”〜“５”のアドレスには、それぞ
れ、フィルタ出力ＷＤ１に乗算係数ＭＫ１〜ＭＫ５を乗
じた結果が記憶されているので、各出力ライン毎に５つ
の乗算結果の内の１つが任意に選択され、波形データＷ
Ｄ３として読み書きメモリ１Ｃから出力される。また、
設定されるアドレスは“１”〜“５”以外の値、例え
ば、“０”も設定可能であり、その値が設定された場
合、それは「無選択」を意味し、読み書きメモリからは
ゼロの値が出力される。

【００５９】各チャンネル（ｋチャンネルとする）のス
ロット１〜スロット８で選択され読み書きメモリ１Ｃか
ら出力される波形データＷＤ３（Ｌ１（ｋ）〜Ｌ８
（ｋ）とする）は、加算手段１Ｆの一方の入力に供給さ
れる。加算手段１Ｆ、シフトレジスタ１Ｇ及びゲート１
Ｈは、全体として累算手段を構成している。シフトレジ
スタ１Ｇは、８本の出力ラインに対応した８段構成の２
３ビットシフトレジスタであり、各スロットのタイミン
グ毎に１段ずつシフトされる。シフトレジスタ１Ｇから
は、波形データＷＤ３の各チャンネルのスロット１〜ス
ロット８に同期して出力ラインＬ１〜Ｌ８の累算値が出
力される。ゲート１Ｈには、図５のタイムチャート図に
示されるＧＡＴＥ信号が供給され、波形データＷＤ３の
第１チャンネル１ＣＨのデータが供給されるタイミング
で、ゲート１Ｈは「閉」の状態になる。この時、加算手
段１Ｆからは波形データＷＤ３、すなわちＬ１（１）〜
Ｌ８（１）がそのまま出力され、８段のシフトレジスタ
に順次取り込まれる。続く波形データＷＤ３の第２チャ
ンネル２ＣＨ以降のタイミングでは、ゲート１Ｈは
「開」の状態であり、加算手段１Ｆにおいてシフトレジ
スタ１Ｇの最終段から出力された波形データＷＤ５と読
み書きメモリ１Ｃから供給される波形データＷＤ３が順
次加算され波形データＷＤ４としてシフトレジスタ１Ｇ
の初段に取り込まれる。まず、第２チャンネル２ＣＨの
タイミングでは、Ｌ１（１）−（２）〜Ｌ８（１）−
（２）がシフトレジスタ１Ｇに順次取り込まれ、第３チ
ャンネル３ＣＨのタイミングではＬ１（１）−（３）〜
Ｌ８（１）−（３）というように、波形データＷＤ３の
各チャンネルの出力が第１チャンネル１ＣＨから第１６
チャンネル１６ＣＨまで順次累算されシフトレジスタ１
Ｇに取り込まれる。波形データＷＤ３の第１６チャンネ
ル１６ＣＨのタイミングで第１チャンネル１ＣＨから第
１６チャンネル１６ＣＨにわたる波形データの出力ライ
ン毎の累算が完了し、最終的な累算結果Ｌ１（１）−
（１６）〜Ｌ８（１）−（１６）が、順次、シフトレジ
スタ１Ｇに取り込まれる。ここで、Ｌｌ（１）−（ｋ）
の表記は、ｌ番目の出力ラインＬｌの波形データＷＤ３
の第１チャンネルから第ｋチャンネルまての累算値を表
すものである。

【００６０】図５のタイミングチャート図に見られるよ
うに、全チャンネルにわたる最終的な累算結果Ｌ１
（１）−（１６）〜Ｌ８（１）−（１６）は、続く波形
データＷＤ３の第１チャンネル１ＣＨのタイミングで、
シフトレジスタ１Ｇより２３ビットの波形データＷＤ５
として出力され、図５のタイミングチャート図に示され
るラッチパルスＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４によっ
てパラレル−シリアル変換器（Ｐ／Ｓ）１Ｊ、１Ｋ、１
Ｌ、１Ｍにそれぞれ取り込まれる。パラレル−シリアル
変換器１Ｊは、取り込んだデータを、まず、出力ライン
Ｌ１の２３ビットデータ、次に、出力ラインＬ５の２３
ビットデータの順で、シリアルデータに変換して出力ラ
インＬ１／Ｌ５に出力する。他のパラレル−シリアル変
換器１Ｋ、１Ｌ、１Ｍも同様で、パラレル−シリアル変
換器１Ｋからは出力ラインＬ２とＬ６の累算結果がシリ
アルデータとして出力ラインＬ２／Ｌ６に出力され、パ
ラレル−シリアル変換器１Ｌからは出力ラインＬ３とＬ
７の累算結果がシリアルデータとして出力ラインＬ３／
Ｌ７に出力され、パラレル−シリアル変換器１Ｍからは
出力ラインＬ４とＬ８の累算結果がシリアルデータとし
て出力ラインＬ４／Ｌ８に出力される。このパラレル−
シリアル変換出力動作は、ラッチパルスＬＰ１〜ＬＰ５
が入力する毎に、すなわち波形データＷＤ３の第１〜第
１６チャンネル１ＣＨ〜１６ＣＨが一巡する度に実行さ
れる。

【００６１】パラレル−シリアル変換器（Ｐ／Ｓ）１Ｊ
は、シフトレジスタ１Ｇから出力される楽音データＷＤ
５の第１番目のチャンネル及び第５番目のチャンネルの
データをラッチパルスＬＰ１の立ち下がり時点でラッチ
し、ラッチされた第１番目のチャンネル及び第５番目の
チャンネルの楽音データＷＤ５をシリアルデータに変換
して交互に時分割で出力する。すなわち、シフトレジス
タ１Ｇからは２３ビット構成の楽音データＷＤ５がパラ
レルに出力されるので、パラレル−シリアル変換器１Ｊ
はその中の第１番目のチャンネル及び第５番目のチャン
ネルのデータをラッチし、まず第１番目のチャンネルの
２３ビットのシリアルデータ、次に第５チャンネルの２
３ビットのシリアルデータという具合に順次、時分割で
出力する。他のパラレル−シリアル変換機（Ｐ／Ｓ）１
Ｋ〜１Ｍも同様に各々ラッチした最終的な累算結果のデ
ータをシリアルデータに変換して出力する。

【００６２】図９は、図２のエフェクタ２７の詳細構成
を示す図である。エフェクタ２７は、時分割マルチミキ
サ７１、時分割効果演算部７２及び制御レジスタ７３か
らなる。時分割効果演算部７２は、制御部より時分割で
供給される複数本のマイクロプログラムに基づいて、共
通の演算回路を用いて、入力波形データに対し時分割で
残響、コーラス、フランジャ等の複数の異なる効果処理
を行い、それぞれ効果処理済波形データを出力する。時
分割マルチミキサ７１は、以下に説明する入力ミキシン
グとドライウエットミキシングと出力ミキシングの、３
種類のミキシング処理を時分割で行う。時分割マルチミ
キサ７１は、入力ミキシング処理では、音現回路２６の
各出力ラインＬ１／Ｌ５〜Ｌ４／Ｌ８からシリアルで供
給され、再びシリアルデータに変換された出力ラインＬ
１〜Ｌ８の波形データＷＤ５と、各効果処理の出力デー
タとをＣＰＵ２０により指示された混合比でミキシング
し、各効果処理の入力波形データとして時分割効果演算
部７２に供給する。ドライウエットミキシング処理で
は、各効果処理の入力波形データ（ドライ波形と呼ばれ
る）と処理済波形（ウエット波形と呼ばれる）をＣＰＵ
２０により指示された混合比で混合して各効果処理の出
力波形データを生成する。出力ミキシング処理では、出
力ラインＬ１〜Ｌ８の楽音データＷＤ５と各効果処理の
出力波形データとをＣＰＵ２０により指示された混合比
でミキシングをして、エフェクタ２７の最終的なステレ
オＬＲ出力を形成する。

【００６３】時分割効果演算部７２は、時分割マルチミ
キサ７１でミキシング処理された楽音データに時分割で
複数の効果付与処理を行い、効果付与された楽音データ
を再び時分割マルチミキサ７１に出力する。従って、時
分割マルチミキサ７１と時分割効果演算部７２が協働す
ることによって、複数の入力のそれぞれに異なる効果を
付与したり、また異なる効果の付与された楽音データか
らにミキシング処理することによってより複雑な効果を
付与することが可能となる。制御レジスタ７３は、上述
した時分割マルチミキサ７１における各ミキシング処理
の混合比及び時分割効果演算部７２の効果の種類の選択
や各効果の態様を制御する制御パラメータを記憶してい
る。制御レジスタ７３内の制御パラメータはＣＰＵ２０
によって適宜変更設定される。

【００６４】上述の実施例では、出力ライン８本に対し
て５個の演算手段１４を設ける場合について説明した
が、ａ個の出力ラインに対してｂ個（但しａ＞ｂ）の乗
算手段を設けて、複数の乗算手段で時分割処理を行い、
任意の出力ラインから任意のチャンネルの楽音信号を出
力するようにしてもよい。上述の実施例では、第１の時
分割チャンネルを８個のスロットに分割し、その中の５
個にセンドレベルＳＮＤ１〜ＳＮＤ５を乗算する場合に
ついて説明したが、これ以外の数のスロットやセンドレ
ベルをとるようにしてもよい。

【００６５】なお、本実施例では乗算器のタイムスロッ
トを部分的にフィルタ演算にまわすために複数の出力ラ
インのためのレベル乗算の数を減らしていたが、そうい
う事情は本発明の必須要件ではない。例えば、他の処理
に回さなくとも各チャンネル当たり４回しか乗算が出来
ない場合に、５つ以上の出力ラインに出力したい時と
か、タイムスロットは充分にあったが、本実施例で示し
たようなディジタルフィルタ処理や波形補間処理、残響
付与処理等にどんどんスロットを回していった結果、ス
ロットが足らなくなった場合等に、広く適用する事が出
来る。また、本発明は、楽音を形成する音源に対する適
用だけでなく、単なるディジタルフィルタ、リバース回
路、ディジタルレコーダ、ディジタルミキサ等で、複数
時分割チャンネル動作による複数の時分割出力が得ら
れ、それを複数の出力ラインに出力している機器一般
に、広く適用可能である。

【００６６】

【発明の効果】 以上のように、この発明によれば、複
数の各出力系列毎に乗算手段をそれぞれ設ける必要がな
いため、装置構成を簡略化することができ、また、各出
力系列毎に時分割タイムスロットをそれぞれ設定して１
つの乗算手段を時分割共用することがないため、乗算タ
イムスロットが無駄に費やされることもなく、任意の出
力系列に任意のチャンネルの楽音信号を出力することが
できるという効果を奏するとともに、乗算手段の各チャ
ンネルのタイムスロットの数Ｌが、上記出力系列数のＭ
よりも大きく、Ｌ個のタイムスロットの中の残り（Ｌ−
Ｍ個）のタイムスロットは、楽音の音色制御処理、補間
処理、残響付与処理、変調処理、エフェクタ処理の内の
少なくとも１つの処理に利用されるようになっているの
で、乗算手段を単なる楽音信号に対する各出力系列毎の
係数演算と分配だけでなくその他の処理にも効率的に利
用することができる、という優れた効果を奏する。

【図面の簡単な説明】

【図１】 この発明に係る楽音信号分配処理装置を内蔵
した音源回路の詳細構成を示す図である。

【図２】 この発明に係る楽音信号分配処理装置を内蔵
した音源回路を有する電子楽器のハードブロックを示す
図である。

【図３】 図２のＣＰＵが処理するメインルーチンの一
例を示すフローチャート図である。

【図４】 図３の演奏処理の詳細の一例を示すフローチ
ャート図である。

【図５】 この発明の実施例の動作を説明するためのタ
イミングチャート図である。

【図６】 図１の読み書きメモリの詳細構成を示す図で
ある。

【図７】 図１の演算手段が行うフィルタ演算処理の内
容を示すフィルタ等価回路を示す図である

【図８】 図１の演算手段の詳細構成を示す図である。

【図９】 図２のエフェクタの詳細構成を示す図であ
る。

【図１０】 従来の楽音信号分配処理装置の概略構成を
示す図である。

【符号の説明】

１０…アドレス制御部、１１…波形アドレス発生部、１
２…波形メモリ、１３…補間手段、１４…演算手段、１
５…加算手段、１６…エンベロープ制御手段、１７…波
形エンベロープ発生部、１８…ＬＦＯ制御部、１９…低
周波発生器、１Ａ…センドレベル発生部、１Ｂ…セレク
タ回路、１Ｃ…読み書きメモリ、１Ｄ…アドレス発生
器、１Ｅ…出力ライン選択手段、１Ｆ…加算手段、１Ｇ
…シフトレジスタ、１Ｈ…ゲート回路、１Ｊ，１Ｋ，１
Ｌ，１Ｍ…パラレル−シリアル変換器

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数チャンネルに時分割処理された楽音
   信号を入力する楽音信号入力手段と、 前記チャンネルをさらに所定数Ｌ個のタイムスロットに
   時分割して動作し、前記Ｌ個の中のＭ（ただし、Ｍは１
   以上Ｌ以下の整数）個のタイムスロットを使用して、前
   記各チャンネルの楽音信号に対して個別の係数を乗算し
   てＭ個の系列の楽音信号を出力する乗算手段と、 この乗算手段から出力されるＭ個の系列の楽音信号を、
   複数Ｎ（ただし、ＮはＭより大きい整数）個の処理系列
   の中の１又は複数の系列にそれぞれ選択的に分配する分
   配手段とを備え、上記乗算手段の各チャンネルのタイム
   スロットの数Ｌが、上記系列数のＭよりも大きく、Ｌ個
   のタイムスロットの中の残り（Ｌ−Ｍ個）のタイムスロ
   ットは、楽音の音色制御処理、補間処理、残響付与処
   理、変調処理、エフェクタ処理の内の少なくとも１つの
   処理に利用されることを特徴とする楽音信号分配処理装
   置。
2. 【請求項２】 更に、上記分配手段により上記Ｎ個の処
   理系列に選択的に分配された楽音信号を上記Ｎ個の処理
   系列のそれぞれに関して上記複数の時分割チャンネルに
   わたり累算する累算手段を含むことを特徴とする請求項
   １に記載の楽音信号分配装置。
3. 【請求項３】 前記分配手段は、各チャンネル毎独立に
   各楽音信号をどの処理系列に分配するかを設定可能であ
   ることを特徴とする請求項１又は２に記載の楽音信号分
   配装置。