JP2773601B2 - 信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、音信号の処理に用い
て好適な信号処理装置に関する。

【０００２】

【従来の技術】従来より、電子楽器や各種エフェクタに
おいては、楽音信号を処理するためのデジタルフィルタ
等の積和演算回路が用いられている。このデジタルフィ
ルタは、例えば二次のフィルタであり、機能ブロックを
用いて図示すると、図５に示すような構成になる。

【０００３】図５において１０１〜１０７は乗算器であ
り、それぞれ供給された信号に係数ｉｇ，ａ１，ａ２，
ａ３，ｂ１，ｂ２およびｏｇを乗算して出力する。１０
８は加算器であり、乗算器１０２〜１０６の出力信号を
加算して出力する。また、１０９〜１１２は遅延回路で
あり、供給された信号を「１」クロック（「１」サンプ
リングクロック）だけ遅延させて出力する。

【０００４】なお、図５に示すフィルタにあっては、上
記各係数ａ１，ａ２，ａ３等を適宜設定することによ
り、そのフィルタ特性を設定することが可能である。例
えば、ローパスフィルタ、ハイパスフィルタ、帯域通過
フィルタ、帯域除去フィルタの如くである。

【０００５】上記構成において、乗算器１０１に入力信
号Ｓinを供給すると、フィルタリングされた出力信号Ｓ
outが乗算器１０７から出力される。図５におけるデジ
タルフィルタを実現するためには、一般的には、ＤＳＰ
（デジタル・シグナル・プロセッサ）が用いられる。こ
こで、図５の構成に対応するマイクロプログラムは、例
えば図６に示すように構成される。

【０００６】一般的なパイプライン処理の特徴として、
一のステップを実行した後、その結果が得られる前に次
のステップの実行を開始することによって一連の処理を
高速化できることが知られている。しかし、このような
特徴を電子楽器等の演算装置において発揮することは、
以下の理由により困難であると考えられていた。まず、
図６に示すプログラム例を参照すると、ステップＳＰ１
において入力信号Ｓinと係数ｉｇとが乗算されることに
よって変数Ｔｅｍｐが求められ、ステップＳＰ２におい
て変数Ｔｅｍｐに係数ａ１が乗算される。

【０００７】従って、ステップＳＰ２を実行するために
は、その前提として、ステップＳＰ１に係る処理が完全
に終了し変数Ｔｅｍｐが求められていることが必要であ
り、ステップＳＰ１の処理が完全に終了するまでステッ
プＳＰ２を実行できないことになる。この点は、以下の
ステップＳＰ３以降においても同様である。特に、ステ
ップＳＰ１〜ＳＰ７においては乗算を行う必要があるた
め、一のステップの実行に要する時間が長いことが判
る。

【０００８】このように、図６に示すプログラムは、演
算に必要な時間が多いために処理時間が長くならざるを
得ないが、少なくとも「１」系統の楽音信号を処理する
程度の場合には、特に支障は生じなかった。

【０００９】ところで、近年、電子楽器の表現力を増加
するために、複数の音源を用いるとともに、これら音源
から出力された各楽音信号に対して各々異なったフィル
タリング処理を施すことが考えられている。このように
構成された電子楽器の概念図を図４に示す。図４におい
て、複数の音源５０−１〜５０−ｎから出力された楽音
信号はＤＳＰ２００に供給され、各信号がフィルタ５１
−１〜５１−ｎによってフィルタリングされる。

【００１０】次に、フィルタリングされた各楽音信号が
合成器５２によって合成され、この合成楽音信号はデジ
タル／アナログ・コンバータ５３を介してアナログ信号
に変換された後、サウンドシステム５４を介して発音さ
れる。なお、図４に示すフィルタ５１−１〜５１−ｎを
別個のハードウエアとして設けることは、装置が大規模
になるため実現性に乏しく、一組の演算装置を時分割で
使用することが好適である。

【００１１】

【発明が解決しようとする課題】ところで、例えば上述
したようなフィルタ５１−１〜５１−ｎを、一組の演算
装置による時分割処理で実現しようとすると、以下のよ
うな問題が生じた。まず、図６に示すマイクロプログラ
ムにおいては、「１」系列の楽音信号をフィルタリング
処理するために合計「８」のステップから構成されてい
る。

【００１２】従って、時分割多重によって、「ｎ」系列
のフイルタリングを行おうとすると、「８ｎ」ステップ
のマイクロプログラムを実行する必要がある。

【００１３】すなわち、「ｎ」系列の処理を時分割で実
行するためには、プログラムを格納するための記憶容量
を「ｎ」倍にする必要があり、多大な記憶容量が要求さ
れるという問題があった。この発明は上述した事情に艦
がみてなされたものであり、プログラムメモリ容量を小
とすることができる信号処理装置を提供することを目的
としている。

【００１４】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、所定のアルゴリズムに従い
複数の波形サンプルに対して同一の演算処理を実行する
装置であって、前記所定のアルゴリズムに対応する複数
ステップの演算命令を記憶する第１の記憶手段と、前記
演算処理で用いられるものであって各波形サンプル毎に
異なる複数のパラメータを記憶する第２の記憶手段と、
第１のアドレス信号を前記第１の記憶手段に供給する第
１のアドレス指定手段と、第２のアドレス信号を前記第
２の記憶手段に供給する第２のアドレス指定手段と、前
記第１のアドレス信号を第１の周期で増分すると共に前
記第２のアドレス信号を該第１の周期より短い第２の周
期で増分するアドレス増分手段と、前記第２のアドレス
信号によって前記第２の記憶手段から読み出された各波
形サンプル毎に異なるパラメータを用いて、前記第１の
アドレス信号によって前記第１の記憶手段から読み出さ
れた演算命令を前記波形サンプルの各々に対して時分割
で実行する演算手段とを具備することを特徴とする。

【００１５】

【作用】上記構成によれば、演算手段によって、第１の
アドレス信号よりも短い周期で増分される第２のアドレ
ス信号によって第２の記憶手段から読み出された各波形
サンプル毎に異なるパラメータを用いて、第１のアドレ
ス信号によって第１の記憶手段から読み出された演算命
令が、波形サンプルの各々に対して時分割で実行され
る。

【００１６】

【実施例】Ａ．実施例の構成 実施例の全体構成 以下、図面を参照してこの発明の一実施例の電子楽器に
ついて説明する。図１において、２０１は鍵盤であり、
演奏者によって演奏される複数の鍵が設けられ、これら
鍵に対する操作情報が鍵盤インターフェース２０２、バ
ス２１２を介して出力される。この操作情報は、通常の
電子楽器のキーボードと同様に、押鍵を示すキーオンパ
ルスＫＯＮ，離鍵を示すキーオフパルスＫＯＦＦ，音高
を示すキーコードＫＣおよび押鍵の強さを示すタッチ情
報ＩＴ等から成る。

【００１７】２０７は中央処理装置（ＣＰＵ）であり、
読出し専用メモリ（ＲＯＭ）２０６に設定された処理プ
ログラムに基づいて、他の構成要素を制御するように構
成されている。また、ＲＯＭ２０６には、制御プログラ
ムの他に、処理において使用される各種のデータおよび
テーブル等も格納されている。次に、２０３は操作パネ
ルであり、種々のスイッチおよびディスプレイ等が設け
られており、パネルインターフェース２０４、ＣＰＵバ
ス２１２を介して、ＣＰＵ２０７に対して種々のデータ
の入出力を行う。

【００１８】２０５は読出し書込みメモリ（ＲＡＭ）で
あり、ＣＰＵ２０７の制御に基づいて、種々のデータの
読出し／書込みが行われる。次に、２０８は音源回路で
あり、ＣＰＵ２０７からＣＰＵバス２１２を介して音
高、エンベロープ、音色等を指令するデータを受信する
と、これらのデータに基づいて楽音信号を発生する。そ
して、音源回路２０８は周知の電子楽器の音源回路と同
様に複数の楽音発生チャンネルが設けられており、鍵盤
２０１で新たに鍵が押鍵される毎に、該鍵のチャンネル
割当てが行なわれ、複数の楽音信号を同時に発生するこ
とが可能になっている。

【００１９】２０９はＤＳＰであり、音源回路２０８か
ら供給された複数チャンネルの楽音信号にフィルタリン
グ処理を施し出力する。処理された楽音信号は、音像定
位装置２１０、サウンドシステム２１１を介して発音さ
れる。

【００２０】ＤＳＰ２０９の構成 次に、上記構成におけるＤＳＰ２０９の詳細を図２を参
照して説明する。なお、ＤＳＰ２０９は、図５に示す回
路と等価なフィルタリング処理を、フィルタ係数と異な
らせて、「ｎ」系列の楽音信号に施す装置である。

【００２１】図２において、１はアドレス信号発生器で
あり、所定周期のクロック信号φに基づいて、図３(ａ)
〜(ｆ)，(ｈ)に示す各信号を出力する。ここで、アドレ
ス信号Ｓad1は、「１」〜「８・ｎ」（ｎは「２」以上
の自然数）の範囲で、クロック信号φの一周期毎に
「１」づつインクリメントされる鋸波状の信号である。
また、アドレス信号Ｓad2は、「０」〜「７」の範囲
で、クロック信号φの「ｎ」周期毎にインクリメントさ
れる信号であり、図３(ｂ)に示すようにアドレス信号Ｓ
ad1と同一の周期を有している。

【００２２】また、アドレス信号Ｓad3は、「１」〜
「ｎ」の範囲で、クロック信号φの一周期毎に「１」づ
つインクリメントされる鋸波状の信号である。また、ア
ドレス信号Ｓad4 は、「１」〜「ｎ」の範囲で、クロッ
ク信号φの「８」周期毎に「１」づつインクリメントさ
れる信号である。また、入力データ書込み信号Ｗin
は、アドレス信号Ｓad4 に同期して立上がる信号であ
る。

【００２３】ここで、自然数ｎは、本実施例の演算装置
において処理可能なパイプライン数である。すなわち、
詳細は後述するが、本実施例においては、「ｎ」系列の
楽音信号に対して図５に示す回路と等価なフィルタリン
グ処理を施すことが可能になっている。ここで、アドレ
ス信号Ｓad1の周期（クロック信号φの周期の「８・
ｎ」倍）は、楽音信号をデジタル処理する際のサンプリ
ング周期に等しい。また、アドレス信号発生器１は、図
３(ｄ)に示すように、一サンプリング周期毎に立上がり
のエッジを有するサンプリングクロック信号ΦDAC を出
力する。

【００２４】次に、図２において、４は「８」ワードの
記憶容量を有するマイクロプログラムＲＡＭであり、そ
の第「０」〜第「７」アドレスには、後述するマイクロ
プログラムが格納されている。４１は読出制御回路であ
り、アドレス信号Ｓad2（「０」〜「７」）によって示
されたマイクロプログラムＲＡＭ４のアドレスをアクセ
スする。ＲＡＭ４から読み出されたマイクロプログラム
コードは、各セレクタ、ゲート等に供給され、これら各
セレクタ、ゲート等の動作が制御される。なお、ここで
「１」ワードとは、例えば「１６」ビットの如く、所定
数のビットを一単位としたものである。

【００２５】次に、１２ａ，１２ｂはアドレスレジスタ
であり、アドレス信号Ｓad1に対応して下表１に示すア
ドレス信号Ｓadw，Ｓadrをそれぞれ記憶しており、アド
レス信号Ｓad1が供給されると、対応するアドレス信号
Ｓadw,Ｓadrをそれぞれ出力する。表１において、後述
する動作において意味をなさない部分は「−」を付し
た。また、表１の内容は、ＣＰＵ２０７（図１参照）の
制御の下、バス２１２を介して適宜変更することが可能
になっている。

【００２６】 次に、１３は係数レジスタであり、アドレス信号Ｓad1
が供給されると、アドレス信号によって指定されたデー
タを出力する。また、係数レジスタ１ は、ＣＰＵバス
２１２を介して、電子楽器のメインＣＰＵ２０７（図１
参照）に接続されている。従って、ＣＰＵバス２１２を
介して、係数レジスタ１３の内容を適宜変更することが
可能である。

【００２７】この係数レジスタ１３には、フィルタリン
グ特性を決定するためのパラメータ、すなわち図５の回
路における係数ｉｇ，ａ１，ａ２，ａ３，ｂ１，ｂ２お
よびｏｇが、系列数「ｎ」組だけ格納されている。以
下、本明細書においては、各系列「１」〜「ｎ」に係る
パラメータを、例えばｉｇ[１]，ｉｇ[２]，……ｉｇ
[ｎ]のように、配列によって表現する。係数レジスタ１
３のアドレス「１」〜「８ｎ」には、下表２の順序で各
パラメータが格納されている。

【００２８】

【００２９】次に、５は遅延メモリであり、「０」〜
「６ｎ−１」のアドレスを有するデュアルポートＲＡＭ
によって構成されている。すなわち、遅延メモリ５は、
アドレス線およびデータ線を２組づつ有しており、書込
みと同時に読出しを行うことが可能になっている。ここ
で、同一アドレスについて書込みと読出しとを同時に実
行した場合、書込みが優先され、読出しは書込みが終了
した後に行われる。従って、この場合において、読み出
されたデータは、直前に書込まれたデータに等しくな
る。

【００３０】遅延メモリ５に対して書込み、読出しを行
う旨のコマンドは、マイクロプログラムＲＡＭ４から出
力される。すなわち、マイクロプログラムＲＡＭ４の出
力データのうち、所定のビットが読出し命令Ｒとして、
遅延メモリ５に供給される。また、マイクロプログラム
ＲＡＭ４の出力のうち、他のビットが書込み命令Ｗとし
て、遅延回路６ｂを介して遅延メモリ５に供給される。
なお、図２に示す他の構成要素も、マイクロプログラム
ＲＡＭ４の出力のうち各々対応するビットに基づいて同
様に制御される。

【００３１】７はセレクタであり、マイクロプログラム
ＲＡＭ４から読み出されたコマンドに基づいて、入力端
ａ，ｂ，ｃに供給されたデータのうち何れか一つを選択
して出力する。２２は乗算器であり、セレクタ７から出
力されたデータと係数レジスタ１３から出力されたデー
タとを乗算し、乗算結果を出力する。乗算器２２はパイ
プライン式の乗算器であり、先に入力されたデータにつ
いての乗算が完了する前に、次々とデータを入力するこ
とが可能になっている。ここで、乗算器２２は、データ
が入力された後、その乗算結果を得るまでに「ｍ」クロ
ックを必要とする。また、２３はパイプライン式の加算
器であり、乗算器２２の出力データと、遅延回路６ｄの
出力データとを加算し、その結果を出力する。加算器２
３は、データが入力された後、その加算結果を得るまで
に「ｋ」クロックを必要とする。

【００３２】次に、１１はアドレスカウンタであり、サ
ンプリングクロック信号ΦDAC に同期してアドレス信号
Ｓads を出力するものである。ここで、アドレス信号Ｓ
adsは、図３(ｈ)に示すように、「６ｎ−１」〜「０」
の範囲でサンプリングクロック信号ΦDAC が立上がる度
に「１」づつデクリメントされる信号であり、アドレス
信号Ｓads が「０」の場合にさらにサンプリングクロッ
ク信号ΦDAC が立上がると、アドレス信号Ｓads は「６
ｎ−１」になる。従って、アドレス信号Ｓadsの周期
は、サンプリング周期の「６ｎ」倍である。

【００３３】次に、１０ａ，１０ｂは加算器であり、そ
れぞれアドレス信号Ｓadw，Ｓadrにアドレス信号Ｓads
を加算して出力する。加算器１０ｂにおける加算結果
は、読出しアドレスＲＡとして遅延メモリ５に供給され
る。一方、加算器１０ａにおける加算結果は、遅延回路
６ａを介して、書込みアドレスＷＡとして遅延メモリ５
に供給される。ここで、書込みアドレスＷＡまたは読出
しアドレスＲＡが「６ｎ−１」を超える場合は、遅延メ
モリ５においては、これらアドレスＷＡ，ＲＡを「６
ｎ」で除算した余と同一のアドレスがアクセスされる。

【００３４】遅延回路６ａ，６ｂは、それぞれ「ｍ＋
ｋ」段のシフトレジスタから構成されており、入力信号
をクロック信号φに同期して一段づつシフトし、あふれ
出た信号を出力する。従って、遅延回路６ａ，６ｂにお
ける遅延時間は、乗算器２２および加算器２３における
演算の所要時間と等しい。

【００３５】ここで、マイクロプログラムＲＡＭ４から
遅延メモリ５の読出しコマンドが出力された場合を想定
すると、直ちに読出しアドレスＲＡに基づいて遅延メモ
リ５が読み出され、読み出されたデータがセレクタ７に
供給されることが判る。一方、マイクロプログラムＲＡ
Ｍ４から遅延メモリ５の書込みコマンドが出力された場
合には、このコマンドが遅延回路６ｂを介して「ｍ＋
ｋ」クロックだけ遅延されるとともに、書込みアドレス
ＷＡが遅延回路６ａを介して同一時間遅延されるから、
「ｍ＋ｋ」クロック後に遅延メモリ５に対する書込み動
作が行われる。ここで、遅延メモリ５に書込まれる内容
は、加算器２３から出力される加算結果である。

【００３６】次に、８は、「ｎ」ワードの記憶容量を有
するレジスタであり、遅延メモリ５と同様のデュアルポ
ートＲＡＭによって構成されている。レジスタ８の入力
端には、音源回路２０８によって、「ｎ」系列の入力信
号（楽音データ）Ｓin[k]（但しｋ＝１，２，・・・ｎ）が
図３(ｇ)に示すタイミングで時分割にて供給される。こ
の入力信号は、入力データ書込み信号Ｗin によって指
定されたタイミングにおいて、アドレス信号Ｓad4 によ
って指定されたアドレスに書込まれる。

【００３７】１４は「ｎ」ワードの記憶容量を有するテ
ンポラリメモリであり、マイクロプログラムＲＡＭ４か
ら出力された制御信号と、アドレス信号Ｓad3 とに基づ
いて、加算器２３から出力された演算結果を一時的に格
納する。２１はゲート回路であり、マイクロプログラム
ＲＡＭ４から出力される制御信号に基づいてオン／オフ
される。ゲート回路２１は、オン状態に設定されると、
テンポラリメモリ１４から出力されたデータを遅延回路
６ｄに供給する一方、オフ状態に設定されると、データ
「０」を遅延回路６ｄに供給する。

【００３８】１６は「ｎ」ワードの記憶容量を有する出
力レジスタであり、マイクロプログラムＲＡＭ４から出
力された制御信号とアドレス信号Ｓad3 とに基づいて、
テンポラリメモリ１４から出力されたデータを記憶す
る。テンポラリメモリ１４および出力レジスタ１６は、
遅延メモリ５と同様のデュアルポートＲＡＭによって構
成されている。また、出力レジスタ１６に記憶されたデ
ータは、後段の音像定位装置２１０（図１参照）によっ
て適宜読出し可能になっている。また、６ｃ，６ｅは遅
延回路であり、それぞれマイクロプログラムＲＡＭ４か
ら供給された制御信号およびアドレス信号Ｓad3 を「ｍ
＋ｋ」クロックだけ遅延させ、テンポラリメモリ１４に
供給する。

【００３９】Ｂ．実施例の動作 次に、本実施例の動作を説明する。まず、ＣＰＵ２０７
（図１参照）の制御によって、マイクロプログラムＲＡ
Ｍ４のアドレス「０」〜「７」に、次頁表３に示すプロ
グラムが書込まれる。

【００４０】

【００４１】アドレス信号Ｓad1が「１」の場合におけ
る動作 次に、図３(ａ)において、時刻ｔ₀から「１」サンプリ
ング周期が経過するまでの動作を順次説明する。まず、
時刻がｔ₀になると、アドレス信号Ｓad1が「１」に設定
されるとともにアドレス信号Ｓad2が「０」に設定され
る。ここで、表２を参照すると、アドレス信号Ｓad1が
「１」である場合には、係数ｉｇ[1]が係数レジスタ１
３から読出されることが判る。また、表３を参照する
と、アドレス信号Ｓad2が「０」である場合には、命令
「SEL b」により、セレクタ７において入力端ｂが選択
されるとともに、命令「G off」により、ゲート回路２
１がオフ状態に設定される。

【００４２】また、命令「INR」により、レジスタ８か
ら楽音データが読み出される。このとき、レジスタ８に
供給されるアドレス信号Ｓad3 は「１」であるから、デ
ータＳin[1]がセレクタ７を介して乗算器２２に供給さ
れる。従って、乗算器２２においては、係数ｉｇ[1]と
データＳin[1]との乗算が開始される。一方、命令「Gof
f」により、ゲート回路２１がオフ状態に設定されるか
ら、ゲート回路２１から遅延回路６ｄに「０」信号が入
力される。また、命令「TR」および「ZW」により、遅延
回路６ａおよび６ｃにそれぞれ書込み指示を表わす
“１”信号が供給される。

【００４３】また、表１によれば、アドレス信号Ｓad1
が「１」のとき、アドレス信号Ｓadw は「０」である。
ここで、図３(ｈ)に示すように、この時点におけるアド
レス信号Ｓads が「６ｎ−１」であるとすると、両者の
加算結果「６ｎ−１」が加算器１０ａから遅延回路６ｂ
に供給される。また、遅延回路６ｅには、アドレス信号
Ｓad3 が供給される。

【００４４】アドレス信号Ｓad1が「２」〜「ｎ」の場
合における動作 次に、アドレス信号Ｓad1が「２」〜「ｎ」に順次イン
クリメントされ係数レジスタ１３がアクセスされると、
表２によれば、係数ｉｇ[2]〜ｉｇ[n]が順次読み出さ
れ、乗算器２２に供給される。また、アドレス信号Ｓad
3 も「２」〜「ｎ」に順次インクリメントされるから、
レジスタ８においては、データＳin[2]〜Ｓin[n]が順次
読み出され、セレクタ７に供給される。さらに、アドレ
ス信号Ｓad3 は引続き遅延回路６ｅにも供給される。

【００４５】一方、アドレス信号Ｓad2は、この期間に
おいては「０」のまま固定される。従って、この期間に
おいては、引続きセレクタ７において入力端ｂが選択さ
れるとともに、ゲート回路２１がオフ状態に設定され
る。従って、乗算器２２においては、ｉｇ[2]×Ｓin
[2]，ｉｇ[2]×Ｓin[2]，・・・・，ｉｇ[n]×Ｓin[n]が順
次演算され、遅延回路６ｄに対しては「０」信号が引続
き入力される。

【００４６】また、表１によれば、アドレス信号Ｓad1
が「２」〜「ｎ」に順次インクリメントされると、アド
レス信号Ｓadw が「６」，「１２」，……，「６（ｎ−
１）」と変化するから、遅延回路６ａには、「（６ｎ−
１）＋６」，「（６ｎ−１）＋１２」，……，「（６ｎ
−１）＋６（ｎ−１）」が順次供給される。但し、この
場合においてアドレス信号Ｓadw は「６ｎ」よりも大と
なるから、後にアドレス信号Ｓadw が遅延メモリ５に供
給された場合に読み出されるアドレスは、アドレスアド
レス信号Ｓadw を「６ｎ」で除算した余、すなわち
「５」，「１１」，「１７」，……，「６ｎ−１」にな
る。

【００４７】ところで、先にアドレス信号Ｓad1が
「１」に設定された時点で、乗算器２２において「ｉｇ
[1]×Ｓin[1]」の演算が開始されるとともに、遅延回路
６ｄに「０」信号が入力された。乗算器２２における乗
算「ｉｇ[1]×Ｓin[1]」は、この時点から「ｍ」クロッ
ク経過した後に完了し、乗算結果が加算器２３に供給さ
れる。これと同時に、遅延回路６ｄに入力され「ｍ」ク
ロック遅延された「０」信号が加算器２３に供給され
る。

【００４８】さらに時間が「ｋ」クロックが経過する
と、加算器２３から演算結果「ｉｇ[1]×Ｓin[1]＋０」
（＝ｉｇ[1]×Ｓin[1]）が出力される。この演算結果
は、テンポラリメモリ１４および遅延メモリ５に供給さ
れる。この時点において、先に遅延回路６ａ，６ｃに入
力された“１”信号がそれぞれ遅延メモリ５およびテン
ポラリメモリ１４に入力されるから、これらの回路にお
いてデータの書込みが可能になる。

【００４９】また、遅延回路６ｂおよび６ｅからは、ア
ドレス信号Ｓad1 が「１」のときにこれらの回路に入力
されたアドレス信号がそれぞれ出力される。すなわち、
遅延回路６ａからアドレス信号「６ｎ−１」が出力され
るから、遅延メモリ５のアドレス「６ｎ−１」に演算結
果「０＋ｉｇ[1]×Ｓin[1]」が記憶される。また、テン
ポラリメモリ１４のアドレス「１」に、同演算結果が記
憶される。

【００５０】これと同様に、アドレス信号Ｓad1が
「２」〜「ｎ」の期間内に乗算器２２およびゲート回路
２１に供給されたデータに基づいて、加算器２３から引
続いて演算結果「ｉｇ[2]×Ｓin[2]」，「ｉｇ[3]×Ｓi
n[3]」，……「ｉｇ[n]×Ｓin[n]」が順次出力される。
そして、これらのデータは、テンポラリメモリ１４のア
ドレス「２」，「３」，……，「ｎ」および遅延メモリ
５のアドレス「５」，「１１」，「１７」，……，「６
ｎ−１」に順次格納される。

【００５１】アドレス信号Ｓad1が「ｎ＋１」の場合に
おける動作 アドレス信号Ｓad1が「ｎ＋１」になると、アドレス信
号Ｓad2が「１」に設定される（図３(ｂ)参照）。従っ
て、マイクロプログラムＲＡＭ４のアドレス「１」（表
３参照）がアクセスされ、セレクタ７において入力端ａ
が選択され、ゲート回路２１が引続きオフ状態に設定さ
れる。ここで、テンポラリメモリ１４につしては、命令
「TW」と命令「TR」が存在するが、命令「TW」に基づく
“１”信号は、上述したように、遅延回路６ｃを介して
後にテンポラリメモリ１４に供給される。一方、命令
「TR」は、読出し命令なので直接テンポラリメモリ１４
に供給される。

【００５２】この時点において、テンポラリメモリ１４
にはアドレス信号Ｓad3 が読出しアドレスとして供給さ
れる。この時点におけるアドレス信号Ｓad3 は「１」で
あるから、テンポラリメモリ１４のアドレス「１」のデ
ータ、すなわち先に求められた演算結果「０＋ｉｇ[1]
×Ｓin[1]」が読み出され、読み出されたデータがセレ
クタ７の入力端ａを介して、乗算器２２に供給される。

【００５３】かかる動作を可能ならしめるためには、乗
算器２２および加算器２３の所要クロック数が「ｎ≧ｋ
＋ｍ」という条件を満足することが必要である。まず、
「ｎ＞ｋ＋ｍ」の条件が満足されていれば、アドレス信
号Ｓad1が「ｎ＋１」になる前にテンポラリメモリ１４
に演算結果「０＋ｉｇ[1]×Ｓin[1]」を格納することが
可能になる。一方、「ｎ＝ｋ＋ｍ」の場合には、遅延回
路６ｃおよび６ｃの出力データに基づいてテンポラリメ
モリ１４への書込みが指示されると同時にマイクロプロ
グラムＲＡＭ４の出力データおよびアドレス信号Ｓad3
に基づいてテンポラリメモリ１４からのデータ読出しが
指示されることになる。

【００５４】この場合、上述したように、データ書込み
が優先される。従って、該演算結果はテンポラリメモリ
１４に書込まれるとともに、直ちに読み出されセレクタ
７を介して乗算器２２に供給される。以下、レジスタ１
４におけるアドレス「１」〜「ｎ」の内容を、それぞれ
変数Ｔｅｍｐ[1]，Ｔｅｍｐ[2]，・・・・Ｔｅｍｐ[n]と表
現する。一方、表２によれば、アドレス信号Ｓad1 が
「ｎ＋１」の場合、係数ａ１[1]が係数レジスタ１３か
ら読み出され、乗算器２２に供給される。従って、演算
「Ｔｅｍｐ[1]×ａ１[1]」が、乗算器２２において開始
される。また、ゲート回路２１がオフ状態に設定される
から、遅延回路２４には「０」信号が供給される。

【００５５】アドレス信号Ｓad1が「ｎ＋２」〜「２
ｎ」の場合における動作 次に、アドレス信号Ｓad1が「ｎ＋２」〜「２ｎ」に順
次インクリメントされると、変数Ｔｅｍｐ[2]〜変数Ｔ
ｅｍｐ[n]、すなわち演算結果「０＋ｉｇ[2]×Ｓin
[2]」〜「０＋ｉｇ[n]×Ｓin[n]」がテンポラリメモリ
１４から順次読み出される。そして、この期間内におい
ては、アドレス信号Ｓad2は「１」に保持されたままで
あるから、上述したのと同様の動作が実行される。

【００５６】すなわち、変数Ｔｅｍｐ[2]〜Ｔｅｍｐ[n]
が、順次セレクタ７を介して乗算器２２に供給され、係
数ａ１[2]〜ａ１[n]が順次係数レジスタ１３から読み出
され乗算器２２に供給される。従って、乗算器２２にお
いては、「Ｔｅｍｐ[2]×ａ１[2]」〜「Ｔｅｍｐ[n]×
ａ１[n]」の演算が、順次開始される。演算が開始され
た後、「ｍ＋ｋ」クロックが経過すると、加算器２３か
ら上記演算結果が出力され、遅延回路６ｃを介して書込
みを指令する“１”信号が出力され、遅延回路６ｅを介
して遅延されたアドレス信号Ｓad3 が出力される。従っ
て、テンポラリメモリ１４においては、新たな演算結果
に基づいて、変数Ｔｅｍｐ[1]〜変数Ｔｅｍｐ[n]が更新
される。

【００５７】アドレス信号Ｓad1が「２ｎ＋１」の場合
における動作 アドレス信号Ｓad1が「２ｎ＋１」になると、アドレス
信号Ｓad2が「２」に設定される（図３(ｂ)参照）。従
って、マイクロプログラムＲＡＭ４のアドレス「２」
（表２参照）がアクセスされ、命令「ZR」が実行される
と、遅延メモリ５からデータが読み出される。この時点
における読出しアドレスＲＡは、アドレス信号Ｓads と
アドレス信号Ｓadr との合計に等しい。図３(ｈ)を参照
すると、アドレス信号Ｓads は「６ｎ−１」であり、表
１を参照すると、アドレス信号Ｓadrは「１」であるか
ら、両者の合計は「６ｎ」になる。但し、この場合、読
出しアドレスＲＡが「６ｎ−１」を超えるから、遅延メ
モリ５においては、読出しアドレスＲＡを「６ｎ」で除
算した余、すなわちアドレス「０」がアクセスされるこ
とになる。

【００５８】ここで、遅延メモリ５のアドレス「０」に
は、「１」サンプリング周期前のデータＳin[1]に対す
る演算結果「ｉｇ[1]×Ｓin[1]」が格納されている。す
なわち、図５に対応して表記すれば、データＺi1[1]が
格納されている。この理由を説明しておく。まず、上述
したように、現在のサンプリング周期内においては、ア
ドレス信号Ｓad1 が「１」の時点で遅延回路６ａに入力
される書込みアドレスＷＡは「６ｎ−１」、すなわちア
ドレス信号Ｓads 「６ｎ−１」とアドレス信号Ｓadw
「０」（表１参照）との合計である。

【００５９】一方、「１」サンプリング周期前において
も同様の動作が行われるが、この場合においてはアドレ
ス信号Ｓads が「０」である（図３(ｈ)参照）。従っ
て、「１」サンプリング周期前にあっては、遅延回路６
ａに供給される書込みアドレスＷＡは「０＋０＝０」に
なり、遅延メモリ５のアドレス「０」に演算結果「ｉｇ
[1]×Ｓin[1]」が格納されることが判る。

【００６０】さて、遅延メモリ５から出力されたデータ
Ｚi1[1]は、セレクタ７の入力端ｃに供給されるが、こ
こで命令「SEL c」が実行されているため、該演算結果
はセレクタ７を介して乗算器２２に供給される。一方、
アドレス信号Ｓad1 （＝「２ｎ＋１」）に基づいて、係
数レジスタ１３から係数ａ２[1]が読み出され、乗算器
２２に供給される。従って、乗算器２２においては、
「Ｚi1[1]×ａ２[1]」の演算が開始される。

【００６１】また、表３によれば、アドレス信号Ｓad2
が「２」のとき、命令「TR」が実行され、テンポラリメ
モリ１４からデータが読み出される。このテンポラリメ
モリ１４における読出しアドレスは、アドレス信号Ｓad
3、すなわち「１」である。また、これと同時に、命令
「G on」が実行される。従って、変数Ｔｅｍｐ[1]、す
なわち「ｉｇ[1]×Ｓin[1]」がテンポラリメモリ１４か
ら出力され、出力されたデータがゲート回路２１を介し
て遅延回路６ｄに供給される。また、これと同時に、命
令「TW」に基づく“１”信号が遅延回路６ｃに供給さ
れ、アドレス信号Ｓad3 が遅延回路６ｅに供給される。

【００６２】その後、「ｍ」クロックが経過すると乗算
器２２から乗算結果「Ｚi1[1]×ａ２[1]」が出力され、
遅延回路６ｄから変数Ｔｅｍｐ[1]が出力される。さら
に、「ｋ」クロックが経過すると、加算器２３より演算
結果「Ｚi1[1]×ａ２[1]＋Ｔｅｍｐ[1]」が出力され、
テンポラリメモリ１４に変数Ｔｅｍｐ[1]として更新さ
れて記憶される。

【００６３】アドレス信号Ｓad1が「２ｎ＋２」〜「３
ｎ」の場合における動作 次に、アドレス信号Ｓad1が「２ｎ＋１」〜「３ｎ」に
順次インクリメントされると、アドレス信号Ｓadr が
「７」，「１３」，……「６ｎ−５」に設定され、遅延
メモリ５におけるアドレス「６」，「１２」，……「６
ｎ−４」が順次アクセスされ、データＺi1[2],Ｚi1[3],
……，Ｚi1[n]がセレクタ７を介して順次乗算器２２に
供給される。また、係数レジスタ１３からは、係数ａ２
[2]，ａ２[3]，……，ａ２[n]が順次読み出され、テン
ポラリメモリ１４からゲート回路２１を介して遅延回路
６ｄに変数Ｔｅｍｐ[2]〜変数Ｔｅｍｐ[n]が順次供給さ
れる。従って、「ｍ＋ｋ」クロックが経過すると、変数
Ｔｅｍｐ[2]〜変数Ｔｅｍｐ[n]が、演算結果「Ｚi1[2]
×ａ２[2]＋Ｔｅｍｐ[2]」「Ｚi1[n]×ａ２[n]＋Ｔｅｍ
ｐ[n]」によって順次更新される。

【００６４】アドレス信号Ｓad1が「３ｎ＋１」〜「４
ｎ」の場合における動作 アドレス信号Ｓad1が「３ｎ＋１」になると、アドレス
信号Ｓad2が「３」に設定される（図３(ｂ)参照）。こ
の場合、マイクロプログラムＲＡＭ４から出力される制
御信号は、アドレス信号Ｓad1が「２ｎ＋１」〜「３
ｎ」の場合の制御信号と同様である。

【００６５】但し、係数レジスタ１３から読み出される
データは係数ａ３[1]〜ａ３[n]であり、アドレス信号Ｓ
adr は「２」，「８」，「１４」，……「６ｎ−４」に
設定される。加算器１０ｂにおいては、アドレス信号Ｓ
adr とアドレス信号Ｓads （＝「６ｎ−１」）が加算さ
れ、この結果、遅延メモリ５におけるアドレス「１」，
「７」，……，「６ｎ−５」が読出しアドレス信号とし
て供給される。これらのアドレスは、「２」サンプリン
グ周期前における「ｉｇ[1]×Ｓin[1]」〜「ｉｇ[n]×
Ｓin[n]」、すなわち、図５に対応して表記すれば、デ
ータＺi2[1]〜Ｚi2[n]が格納されている。従って、「ｍ
＋ｋ」クロックが経過すると、変数Ｔｅｍｐ[1]〜変数
Ｔｅｍｐ[n]が、演算結果「Ｚi2[1]×ａ３[1]＋Ｔｅｍ
ｐ[1]」〜「Ｚi2[n]×ａ３[n]＋Ｔｅｍｐ[n]」によって
順次更新され、テンポラリメモリ１４に記憶される。

【００６６】アドレス信号Ｓad1が「４ｎ＋１」〜「５
ｎ」の場合における動作 アドレス信号Ｓad1が「４ｎ＋１」〜「５ｎ」の場合
は、アドレス信号Ｓad2が「４」に設定される。この場
合、マイクロプログラムＲＡＭ４から出力される制御信
号は、アドレス信号Ｓad1が「２ｎ＋１」〜「３ｎ」の
場合の制御信号と同様である。

【００６７】但し、係数レジスタ１３から読み出される
データは係数ｂ１[1]〜ｂ１[n]であり、アドレス信号Ｓ
adr は「４」，「１０」，「１６」，……「６ｎ−２」
に設定される。そして、加算器１０ｂにおいては、アド
レス信号Ｓadr とアドレス信号Ｓads （＝「６ｎ−
１」）が加算され、遅延メモリ５におけるアドレス
「３」，「９」，……，「６ｎ−３」がアクセスされ
る。これらのアドレスには、データＺo1[1]〜Ｚo1[n]が
格納されている（なお、その理由は後述する）。従っ
て、「ｍ＋ｋ」クロックが経過すると、変数Ｔｅｍｐ
[1]〜変数Ｔｅｍｐ[n]が、演算結果「Ｚo1[1]×ｂ１[1]
＋Ｔｅｍｐ[1]」〜「Ｚo1[n]×ｂ１[n]＋Ｔｅｍｐ[n]」
によって順次更新される。

【００６８】アドレス信号Ｓad1が「５ｎ＋１」〜「６
ｎ」の場合における動作 アドレス信号Ｓad1が「５ｎ＋１」〜「６ｎ」の場合
は、アドレス信号Ｓad2が「５」に設定される。この場
合、マイクロプログラムＲＡＭ４から出力される制御信
号は、命令「ZW」を含む点を除けば、アドレス信号Ｓad
1が「２ｎ＋１」〜「３ｎ」の場合の制御信号と同様で
ある。

【００６９】ここで、係数レジスタ１３から読み出され
るデータは係数ｂ２[1]〜ｂ２[n]であり、アドレス信号
Ｓadr は「５」，「１１」，「１７」，……，「６ｎ−
１」に設定される。そして、加算器１０ｂにおいては、
アドレス信号Ｓadr とアドレス信号Ｓads （＝「６ｎ−
１」）が加算され、遅延メモリ５におけるアドレス
「４」，「１０」，……，「６ｎ−２」がアクセスされ
る。これらのアドレスには、データＺo2[1]〜Ｚo2[n]が
格納されている（なお、その理由は後述する）。

【００７０】従って、「ｍ＋ｋ」クロックが経過する
と、変数Ｔｅｍｐ[1]〜変数Ｔｅｍｐ[n]が、演算結果
「Ｚo2[1]×ｂ２[1]＋Ｔｅｍｐ[1]」〜「Ｚo2[n]×ｂ２
[n]＋Ｔｅｍｐ[n]」によって順次更新され、テンポラリ
メモリ１４に記憶される。

【００７１】ところで、マイクロプログラムＲＡＭ４の
アドレス「５」には、命令「ZW」が含まれているから、
遅延回路６ａを介して、「ｍ＋ｋ」クロック経過後に遅
延メモリ５に“１”信号が供給される。従って、上記演
算結果「Ｚo2[1]×ｂ２[1]＋Ｔｅｍｐ[1]」〜「Ｚo2[n]
×ｂ２[n]＋Ｔｅｍｐ[n]」が遅延メモリ５に順次書き込
まれる。ここで、アドレス信号Ｓads は「６ｎ−１」で
あり、表１を参照すると、アドレス信号Ｓadw は
「３」，「９」，「１５」，……，「６ｎ−３」に設定
されるから、遅延メモリ５における書込みアドレスＷＡ
は、「２」，「８」，「１４」，……，「６ｎ−４」に
設定される。

【００７２】ここで、「１」サンプリング周期前の状態
を想定すると、アドレス信号Ｓadsは「０」であったか
ら、書込みアドレスＷＡは「３」，「９」，「１５」，
……，「６ｎ−３」であった。また、「２」サンプリン
グ周期前においては、アドレス信号Ｓads は「１」であ
ったから、書込みアドレスＷＡは「４」，「１０」，…
…，「６ｎ−２」であった。従って、上述したように、
遅延メモリ５のアドレス「３」，「９」，「１５」，…
…，「６ｎ−３」を読み出すことによってデータＺo1
[1]〜Ｚo1[n]が得られ、「４」，「１０」，……，「６
ｎ−２」を読み出すことによってデータＺo2[1]〜Ｚo2
[n]が得られることが判る。

【００７３】アドレス信号Ｓad1が「６ｎ＋１」〜「７
ｎ」の場合における動作 アドレス信号Ｓad1が「６ｎ＋１」〜「７ｎ」の場合
は、アドレス信号Ｓad2が「６」に設定される。この場
合、表３によれば、命令「TR」、「SEL a」が実行され
ることにより、テンポラリメモリ１４から変数Ｔｅｍｐ
[1]〜Ｔｅｍｐ[n]が読み出され、セレクタ７を介して乗
算器２２に供給される。また、命令「G off」が実行さ
れることにより、遅延回路６ｄには「０」が供給され、
命令「TW」に基づいて遅延回路６ｃに“１”信号が供給
される。また、表２によれば、係数レジスタ１３から係
数ｏｇ[1]〜ｏｇ[n]が読み出される。従って、「ｍ＋
ｋ」クロックが経過すると、加算器２３から演算結果
「Ｚo2[1]×ｂ２[1]＋Ｔｅｍｐ[1]」〜「Ｚo2[n]×ｂ２
[n]＋Ｔｅｍｐ[n]」がテンポラリメモリ１４に順次書き
込まれる。

【００７４】アドレス信号Ｓad1が「７ｎ＋１」〜「８
ｎ」の場合における動作 アドレス信号Ｓad1が「７ｎ＋１」〜「８ｎ」の場合
は、アドレス信号Ｓad2が「７」に設定される。この場
合、命令「TR」および命令「OW」が実行され、アドレス
信号Ｓad3 がテンポラリメモリ１４と出力レジスタ１６
とに供給されるから、変数Ｔｅｍｐ[1]〜Ｔｅｍｐ[n]が
出力レジスタ１６に転送される。そして、出力レジスタ
１６の内容は、音像定位装置２１０（図１参照）によっ
て適宜読み出される。

【００７５】次のサンプリング周期における動作 次のサンプリング周期においては、アドレス信号Ｓads
が「６ｎ−２」にデクリメントされ、上述したのと同様
の動作が行われる。但し、この場合においては、アドレ
ス信号Ｓads が「６ｎ−２」に設定されることにより、
先に遅延メモリ５のアドレス「５」，「１１」，「１
７」，……，「６ｎ−１」に格納された演算結果「ｉｇ
[1]×Ｓin[1]」，「ｉｇ[2]×Ｓin[2]」，……，「ｉｇ
[n]×Ｓin[n]」は、各々データＺi1[1]〜Ｚi1[n]とみな
される。

【００７６】同様に、アドレス「２」，「８」，「１
４」，……，「６ｎ−４」に格納された演算結果「Ｚo2
[1]×ｂ２[1]＋Ｔｅｍｐ[1]」〜「Ｚo2[n]×ｂ２[n]＋
Ｔｅｍｐ[n]」は、データＺo1[1]〜Ｚo1[n]とみなさ
れ、前のサンプリング周期におけるデータＺo1[1]〜Ｚo
1[n]はデータＺo2[1]〜Ｚo2[n]とみなされ、前のサンプ
リング周期におけるデータＺi1[1]〜Ｚi1[n]はデータＺ
i2[1]〜Ｚi2[n]とみなされる。

【００７７】このように、本実施例においては、サンプ
リング周期毎にアドレス信号Ｓadsがデクリメントされ
加算器１０ａ，１０ｂに供給されるから、遅延メモリ５
に記憶されたデータをシフトするのと同様の処理が行わ
れる。以下、同様にして、多数のサンプリング周期が繰
返され、「ｎ」系列の楽音信号のフィルタリング処理が
繰返される。

【００７８】このように、本実施例の電子楽器によれ
ば、パイプライン処理を有効に活用することによって高
速かつ多量の信号を処理することができ、さらに、マイ
クロプログラムＲＡＭ４において同一のアドレスをアク
セスしながら複数種類の処理を行うことができるから、
マイクロプログラムＲＡＭ４の記憶容量をきわめて小と
することが可能である。また、低速、安価な演算手段を
用いても大量の処理を行うことができる。さらに、テン
ポラリメモリ、遅延メモリ等への書き込み指示を演算器
の速度にあわせて遅延させるようにしたため、演算命令
と同じステップに、その演算結果を記憶させるための書
き込み命令を含ませることができ、プログラムの作成し
やすさが向上するという効果が得られる。

【００７９】なお、本実施例では、マイクロプログラム
による演算アルゴリズムとして、フィルタ演算を実行す
るようにしたが、演算アルゴリズムはフィルタ演算に限
るものではなく、例えば、リバーブ、コーラス、フラン
ジャーなどの効果付与の演算アルゴリズムを実行するよ
うにしてもよい。また、音源における楽音形成のための
演算アルゴリズムを実行することも可能である。加算器
２３の処理速度は、実際は１クロックも要しないが、上
記説明ではＫクロックの処理速度をもたせた。この点
は、加算器の処理速度に合わせて設定すればよい。ま
た、本実施例では、複数の楽音信号に対して異なる特性
のフィルタ演算を行うようにしたが、これに限らず、一
つの楽音信号に対して異なる特性のフィルタ演算を直列
的に行うようにしてもよい。

【００８０】

【発明の効果】以上説明したように、この発明の信号処
理装置によれば、複数波形サンプルに対して同一の演算
命令を時分割で行うとともに、その演算処理で用いるパ
ラメータを各波形サンプル毎に異ならせているので、所
定のアルゴリズムに対応する演算命令を複数の波形サン
プルで共用することにより演算命令を記憶するための記
憶容量を小さくすることができるとともに、演算手段を
低速の素子で構成することが可能となる。

【図面の簡単な説明】

【図１】 一実施例の電子楽器のブロック図である。

【図２】 一実施例の要部のブロック図である。

【図３】 一実施例の各部の波形図である。

【図４】 従来の複数音源楽器のブロック図である。

【図５】 従来の電子楽器におけるフィルタのブロック
図である。

【図６】 フィルタをシミュレートするマイクロプログ
ラムのプログラムリストである。

【符号の説明】

１ アドレス信号発生器（演算命令アドレス指定手段、
パラメータアドレス指定手段），４ マイクロプログラ
ムＲＡＭ（演算命令記憶手段），１３ 係数レジスタ
（パラメータ記憶手段），２２ 乗算器（演算手段），
２３ 加算器（演算手段）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１０Ｈ 7/00 ５３１ (56)参考文献 特開 昭58−200296（ＪＰ，Ａ) 特開 昭58−199393（ＪＰ，Ａ) 特開 平５−134671（ＪＰ，Ａ) 特開 平５−94186（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 所定のアルゴリズムに従い複数の波形サ
   ンプルに対して同一の演算処理を実行する装置であっ
   て、 前記所定のアルゴリズムに対応する複数ステップの 演算
   命令を記憶する第１の記憶手段と、前記演算処理で用いられるものであって各波形サンプル
   毎に異なる複数のパラメータを記憶する第２の記憶手段
   と、 第１の アドレス信号を前記第１の記憶手段に供給する第
   １のアドレス指定手段と、第２のアドレス信号を前記第２の記憶手段に供給する第
   ２のアドレス指定手段と、 前記第１のアドレス信号を第１の周期で増分すると共に
   前記第２のアドレス信号を該第１の周期より短い第２の
   周期で増分するアドレス増分手段と、 前記第２のアドレス信号によって前記第２の記憶手段か
   ら読み出された各波形サンプル毎に異なるパラメータを
   用いて、前記第１のアドレス信号によって前記第１の記
   憶手段から読み出された演算命令を前記波形サンプルの
   各々に対して時分割で 実行する演算手段とを具備するこ
   とを特徴とする信号処理装置。