JPH07210380A - ディジタル信号処理装置 - Google Patents

ディジタル信号処理装置

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JPH07210380A
JPH07210380A JP6023131A JP2313194A JPH07210380A JP H07210380 A JPH07210380 A JP H07210380A JP 6023131 A JP6023131 A JP 6023131A JP 2313194 A JP2313194 A JP 2313194A JP H07210380 A JPH07210380 A JP H07210380A
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Abstract

(57)【要約】 【目的】この発明は、ＤＳＰの改良を目的とし、特にマ
イクロプログラムの開発を容易とし、また開発したマイ
クロプログラムが読み易いものになるようなディジタル
信号処理装置を提供することを目的とする。 【構成】複数のマイクロプログラムをマイクロプログラ
ムレジスタに記憶しておき、所定のクロックに応じて、
それらを順に実行するようにする。マイクロプログラム
と同様の役割を果たすタイミング信号を出力するハード
ウエアでマイクロプログラムレジスタを構成してもよ
い。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、各種のディジタル信
号処理に利用されるＤＳＰ（ディジタル・シグナル・プ
ロセッサ）に関し、特に、演算部を効率的に利用するこ
とができ、また実行すべきマイクロプログラムの書き易
さを改善できるディジタル信号処理装置に関する。
【０００２】
【従来の技術】従来より、各種のディジタル信号処理を
高速に行うＤＳＰ（ディジタル・シグナル・プロセッ
サ）が知られている。ＤＳＰは、乗算や加算を行うため
の演算部を備えている。他の部分に比較すると演算部
（特に乗算回路）の処理速度が遅いため、いわゆるパイ
プライン方式で演算を行うようになっているものも少な
くない。
【０００３】パイプライン方式で演算を行うため、従来
のＤＳＰではマイクロプログラムに制約を受けていた。
すなわち、演算部の乗算器はマイクロプログラムの１ス
テップの実行速度より遅い（乗算の結果を出力するまで
に１ステップ以上かかる）ため、乗算命令の次のステッ
プですぐにその乗算結果を用いることができず、この意
味で連続的に処理ができないという問題があった。
【０００４】例えば、ａ×ｂ×ｃという演算をする場合
を考える。また、乗算器が結果をだすのに２ステップか
かるとする。このとき、第１ステップでａ×ｂの乗算を
行うと、その結果は第２ステップでは得ることができ
ず、第３ステップで得られる。したがって、第３ステッ
プ以降で先のａ×ｂの結果（レジスタに保持してある）
と係数ｃとの乗算を行わなくてはならない。もちろん、
第２ステップ目は全く無駄になる訳ではなく、別の命令
を実行することはできる。乗算器を含む演算部はパイプ
ライン処理を行うから、例えば第２ステップ目に乗算命
令を書くこともできる。
【０００５】
【発明が解決しようとする課題】従来のＤＳＰでは、こ
のようにプログラムを連続的に書くことができなかっ
た。１ステップで乗算が終るような乗算器を使えばよい
が非常に高価となる。また、１サンプリング周期あたり
で実行するマイクロプログラムのステップ数を少なくす
ると可能となるが、そうすることよりもステップ数を増
やした方が性能が向上する。
【０００６】さらに、従来のＤＳＰでは、マイクロプロ
グラムを書く際に演算結果のでるタイミングを考慮して
記述しなければならない。また、互いに関係がない演算
が交互に現れるためプログラムを容易に読むことができ
ず、デバッグにも時間がかかるという欠点があった。
【０００７】この発明は、ＤＳＰの改良を目的とする。
また、この発明は、マイクロプログラムの開発を容易と
し、また開発したマイクロプログラムが読み易いものに
なるようなディジタル信号処理装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】この発明に係るディジタ
ル信号処理装置は、複数のマイクロ命令からなるマイク
ロプログラムを複数記憶した記憶手段と、前記記憶手段
から、前記複数のマイクロプログラムについて所定の順
序で、各マイクロプログラムのマイクロ命令を順次読み
出す読み出し手段と、読み出したマイクロ命令にしたが
ってディジタル信号処理を実行する信号処理手段とを備
えたことを特徴とする。
【０００９】例えば、前記記憶手段が、第１のマイクロ
プログラムを記憶した第１の記憶手段、第２のマイクロ
プログラムを記憶した第２の記憶手段、…、および第ｎ
のマイクロプログラムを記憶した第ｎ（ｎは２以上の整
数）の記憶手段で構成されるような場合は、第１のマイ
クロプログラムの第１のマイクロ命令、第２のマイクロ
プログラムの第１のマイクロ命令、…、および第ｎのマ
イクロプログラムの第１のマイクロ命令をこの順に読み
出し、次に第１のマイクロプログラムの第２のマイクロ
命令、第２のマイクロプログラムの第２のマイクロ命
令、…、および第ｎのマイクロプログラムの第２のマイ
クロ命令をこの順に読み出し、次に第１のマイクロプロ
グラムの第３のマイクロ命令、第２のマイクロプログラ
ムの第３のマイクロ命令、…、および第ｎのマイクロプ
ログラムの第３のマイクロ命令をこの順に読み出し、…
というように各マイクロ命令を読み出し、実行するよう
にする。
【００１０】信号処理手段は、例えば、データレジス
タ、係数レジスタ、およびそれらデータレジスタと係数
レジスタのデータを入力して演算し演算結果をデータレ
ジスタに格納する演算部（乗算器や加算器など）などを
備え、読み出されたマイクロ命令にしたがってディジタ
ル信号処理を行うようなものである。データレジスタや
係数レジスタなどの演算部以外の部分は、複数ステップ
のマイクロプログラムを実行するのに十分な領域を備え
ているものとする。例えば、データレジスタや係数レジ
スタは、マイクロプログラムのステップ数（すなわちマ
イクロ命令の数）だけの領域を用意しておき、読み出す
マイクロ命令に同期して、対応するデータレジスタや係
数レジスタの領域を用いるようにしてもよい。
【００１１】さらに、この発明に係るディジタル信号処
理装置は、複数のマイクロ命令からなるマイクロプログ
ラムを記憶した記憶手段と、タイミング信号を発生する
タイミング信号発生手段と、前記記憶手段からの前記マ
イクロ命令の読み出しと前記タイミング信号発生手段か
らのタイミング信号の発生を交互に行う制御手段と、前
記記憶手段から前記マイクロ命令が読み出されていると
きはそのマイクロ命令にしたがってディジタル信号処理
を実行し、前記タイミング信号発生手段から前記タイミ
ング信号が発生されているときはそのタイミング信号に
したがってディジタル信号処理を実行する信号処理手段
とを備えたことを特徴とする。
【００１２】タイミング信号発生手段から出力されるタ
イミング信号は、マイクロプログラムのマイクロ命令と
同様の役割を果たすものである。ハードウエアでタイミ
ング信号発生手段を構成するとよい。
【００１３】前記マイクロ命令の読み出しと前記タイミ
ング信号の発生を交互に行う際に、それらの間に別のマ
イクロプログラムのマイクロ命令の読出しや別のタイミ
ング信号発生手段からのタイミング信号の発生を行って
もよい。
【００１４】さらに、この発明に係る信号処理装置は、
複数ステップから構成される、少なくとも２種類のプロ
グラムを交互に出力するプログラム供給手段と、供給さ
れたデータを用いて、前記少なくとも２種類のプログラ
ムによってディジタル演算を行う１つの演算手段と、前
記供給されたデータ、または前記演算手段によって行わ
れた演算結果を記憶するデータ記憶手段と、を備え、該
データ記憶手段は、前記少なくとも２種類のプログラム
の両方の指示によって制御されることを特徴とする。
【００１５】
【作用】ディジタル信号処理手段の演算部は、データが
入力してから演算結果を出力するまでに複数ステップの
時間を要するようなもの（パイプライン方式）である。
上記構成によれば、別々のマイクロプログラム（１つの
マイクロプログラムとは１つの機能を果たすための一連
のマイクロ命令の集合をいうものとする）のマイクロ命
令を順に実行するようになっている。したがって、ある
マイクロプログラムに着目すると、第１のマイクロ命令
が読み出されて実行された後、所定のステップ数の時間
が経過した後に次の第２のマイクロ命令が実行され、さ
らにそこから所定のステップ数の時間が経過した後に次
の第３のマイクロ命令が実行され、…というように処理
が進むことになる。
【００１６】これにより、演算部が遊ぶことがなく、一
方、マイクロプログラムは演算結果のでるタイミングを
考慮して記述する必要が無くなる。
【００１７】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
【００１８】図１は、この発明の第１の実施例に係るデ
ィジタル信号処理装置（ＤＳＰ）のブロック構成を示
す。図２は、このＤＳＰを電子楽器のディジタル楽音信
号に各種の効果（ディストーションや残響（リバーブ）
など）を付加する効果付加装置として用いた電子楽器の
ブロック構成を示す。
【００１９】図２を参照して、この実施例のＤＳＰを用
いた電子楽器について説明する。この電子楽器は、パネ
ルスイッチ（ＳＷ）２０１、パネルＳＷインターフェー
ス（Ｉ／Ｆ）２０２、鍵盤２０３、鍵盤Ｉ／Ｆ２０４、
中央処理装置（ＣＰＵ）２０５、ランダム・アクセス・
メモリ（ＲＡＭ）２０６、リード・オンリ・メモリ（Ｒ
ＯＭ）２０７、音源２０８、ＤＳＰ２０９、ディジタル
・アナログ・変換器（ＤＡＣ）２１０、サウンドシステ
ム２１１、およびデータ・アドレス・バス２１２を備え
ている。
【００２０】パネルスイッチ（ＳＷ）２０１は、音色や
効果など各種の設定を行うためのスイッチ群である。パ
ネルＳＷインターフェース（Ｉ／Ｆ）２０２は、パネル
スイッチ（ＳＷ）２０１の操作情報および設定情報をバ
ス２１２を介してＣＰＵ２０５に通知するためのインタ
ーフェースである。鍵盤２０３は、演奏者が演奏するた
めの複数の鍵を備えた鍵盤である。鍵盤２０３からの演
奏情報は、鍵盤Ｉ／Ｆ２０４およびバス２１２を介して
ＣＰＵ２０５に入力する。
【００２１】音源２０８は、ＣＰＵ２０５の指示に応じ
てディジタル楽音信号を発生する。ＤＳＰ２０９は、Ｃ
ＰＵ２０５の指示に応じて、音源２０８からのディジタ
ル楽音信号に各種の効果を付加する。効果付加後のディ
ジタル楽音信号は、ＤＡＣ２１０によりアナログ信号に
変換され、サウンドシステム２１１により放音される。
【００２２】音源２０８は、所定のサンプリング周期の
クロック信号に基づいて動作しディジタル楽音信号を出
力する。この実施例では、説明の便宜のため、音源２０
８は、１サンプリング周期ごとに１つの波形振幅値デー
タを出力するものとする。なお、これに限らず、時分割
多重処理で１サンプリング周期において複数チャンネル
の処理やステレオの左右の処理を行う場合にも本発明が
適用できることは明らかである。
【００２３】ＣＰＵ２０５は、この電子楽器全体の動作
を制御する。特に、ＣＰＵ２０５は、鍵盤２０３から送
出される演奏情報に応じて音源２０８に楽音発生の指示
を出す。また、パネルＳＷ２０１で楽音に付加すべき効
果の設定がなされたとき、ＣＰＵ２０５は、指示された
効果を楽音信号に付加するための効果プログラム（マイ
クロプログラム）をＲＯＭ２０７から読み出してＤＳＰ
２０９に送る。
【００２４】例えば、楽音にディストーションと残響を
付加したい場合は、ディストーション付加プログラムと
残響付加プログラムとをＤＳＰ２０９に送る。ＤＳＰ２
０９は、これらのマイクロプログラムを実行することに
より、音源２０８からの楽音信号に効果を付加する。
【００２５】ＲＡＭ２０６は、各種のワーキング領域な
どに用いる。ＲＯＭ２０７には、ＣＰＵ２０５が実行す
るプログラムや各種の効果付加のためのマイクロプログ
ラムなどが格納されている。
【００２６】次に、図１を参照して、図２のＤＳＰ２０
９について詳しく説明する。
【００２７】ＤＳＰ２０９は、入力レジスタ１０１、デ
ータレジスタ１０２，１０３、係数レジスタ１０４，１
０５、セレクタ１０６〜１１２、乗算器１１３、遅延回
路１１４、加算器１１５、マイクロプログラムレジスタ
１１６，１１７、ラッチ１１８、外部遅延ＲＡＭ１１
９、アドレスコントロール（アドレス制御回路）１２
０、アドレスレジスタ１２１，１２２、およびクロック
発生器１２５を備えている。加算器１１５、外部遅延Ｒ
ＡＭ１１９、およびラッチ１１８は、ＤＳＰデータバス
１２４により相互に接続されている。
【００２８】２１２は、このＤＳＰ２０９が接続される
ＣＰＵバス（図１のデータ・アドレス・バス）である。
ＤＳＰ２０９は、外部遅延ＲＡＭ１１９を除き、１チッ
プで構成されている。外部遅延ＲＡＭ１１９は、大容量
のため外部に設けられる。
【００２９】入力レジスタ１０１は、図２の音源２０８
からのディジタル楽音信号を取り込むためのレジスタで
ある。音源２０８から入力データが供給されている期間
内に、マイクロプログラムレジスタ１１６または１１７
からの書き込み信号が入力レジスタ１０１に入力するよ
うになっており、これにより入力レジスタ１０１へのデ
ータの記憶（取り込み）がなされる。
【００３０】データレジスタ１０２，１０３は、加算器
１１５からの演算結果を一時記憶したり、外部遅延ＲＡ
Ｍ１１９からのデータを一時記憶する。データレジスタ
１０２，１０３には、これらのデータを記憶するエリア
が複数設けられており、書き込み、読み出し、そのアド
レス指定はマイクロプログラムレジスタ１１６，１１７
に記憶されているマイクロプログラム（詳しくは、マイ
クロプログラムレジスタ１１６，１１７から読み出され
たマイクロ命令）によって行われる。
【００３１】係数レジスタ１０４，１０５は、ＣＰＵバ
ス２１２を介して図２のＣＰＵ２０５から送出される係
数データを格納する複数の領域を備えたレジスタであ
る。係数レジスタ１０４からの読み出しデータはセレク
タ１１２のＡ端子に、係数レジスタ１０５からの読み出
しデータはセレクタ１１２のＢ端子に、それぞれ入力す
る。セレクタ１１２は、クロックφ１に応じてこれらの
入力データの何れかを選択し、乗算器１１３へと出力す
る。具体的には、セレクタ１１２は、クロックφ１がＨ
（Ｈｉｇｈ）のときＡ端子の入力データを選択出力し、
クロックφ１がＬ（Ｌｏｗ）のときＢ端子の入力データ
を選択出力する。
【００３２】なお、係数レジスタ１０４，１０５に記憶
される係数は、ＣＰＵバス２１２を介して図２のＣＰＵ
２０５からリアルタイムに書き換え可能である。これに
より、ユーザの外部コントローラの操作に応じてフィル
タ演算などの係数を変化させることができ、音色をリア
ルタイムにコントロールすることもできる。
【００３３】セレクタ１０８は、データレジスタ１０２
からのデータ、定数”１”、または入力レジスタ１０１
からのデータの何れかを選択して出力するセレクタであ
る。セレクタ１０９は、データレジスタ１０３からのデ
ータ、定数”１”、または入力レジスタ１０１からのデ
ータの何れかを選択して出力するセレクタである。定
数”１”があるのは、乗算器１１３をスルーさせて加算
器だけ使用したい場合に必要だからである。
【００３４】セレクタ１０６は、データレジスタ１０２
からのデータ、ＤＳＰデータバス１２４（加算器１１５
または外部遅延ＲＡＭ１１９）からのデータ、または定
数”０”の何れかを選択して出力するセレクタである。
セレクタ１０７は、データレジスタ１０３からのデー
タ、ＤＳＰデータバス１２４（加算器１１５または外部
遅延ＲＡＭ１１９）からのデータ、または定数”０”の
何れかを選択して出力するセレクタである。セレクタ１
０６，１０７で定数”０”の選択出力があるのは、加算
器１１５に定数”０”を与えて、乗算器１１３の乗算結
果をスルーさせたい場合があるためである。
【００３５】これらの各セレクタ１０８，１０９，１０
６，１０７における選択処理は、マイクロプログラムレ
ジスタ１１６，１１７から読み出されたマイクロ命令に
応じて行われる。
【００３６】セレクタ１１０は、Ａ端子に入力するセレ
クタ１０６からのデータとＢ端子に入力するセレクタ１
０７からのデータの何れかを選択出力する。セレクタ１
１０の出力は、遅延回路１１４により所定時間だけ遅延
された後、加算器１１５に入力する。セレクタ１１１
は、Ａ端子に入力するセレクタ１０８からのデータとＢ
端子に入力するセレクタ１０９からのデータの何れかを
選択出力する。
【００３７】これらのセレクタ１１０，１１１は、クロ
ックφ１がＨのときＡ端子の入力データを選択出力し、
クロックφ１がＬのときＢ端子の入力データを選択出力
する。
【００３８】セレクタ１１１の出力は、乗算器１１３に
入力する。乗算器１１３は、セレクタ１１１からの出力
データとセレクタ１１２からの出力データとの乗算を行
い、乗算結果を加算器１１５に出力する。
【００３９】加算器１１５は、遅延回路１１４の出力と
乗算器１１３の出力とを加算して加算結果をＤＳＰデー
タバス１２４に出力する。乗算器１１３、遅延回路１１
４、および加算器１１５により、演算部が構成されてい
る。この演算部は、１サンプリング周期あたり２５６回
（すなわち、２５６ステップ）の演算が可能であるもの
とする。
【００４０】また、乗算器１１３と加算器１１５はパイ
プライン方式で動作するものとし、１ステップ目で乗算
器１１３による乗算を途中まで行い次の２ステップ目で
その途中からの乗算と乗算結果を用いて加算器１１５に
よる加算を行う（そのとき乗算器１１３は別の乗算を行
っていることになる）ものとする。遅延回路１１４は、
加算器１１５への入力のタイミングを合せるためのもの
である。
【００４１】マイクロプログラムレジスタ１１６，１１
７は、それぞれ、１サンプリング周期で実行される１２
８ステップのマイクロ命令からなるマイクロプログラム
を格納している。すなわち、マイクロプログラムレジス
タ１１６，１１７は、１サンプリング周期で一回りする
１２８段のシフトレジスタ（１段にマイクロ命令１ステ
ップが格納されている）である。マイクロプログラムレ
ジスタ１１６はクロックφ１がＨの区間で（１マイクロ
命令が）読み出され、マイクロプログラムレジスタ１１
７はクロックφ１バー（φ１を反転したもの）がＨの区
間で（１マイクロ命令が）読み出される。
【００４２】効果の種類を変更するときには、このマイ
クロプログラムを書き換えることによって実現する。書
き換えるべきマイクロプログラムは、ＣＰＵバス２１２
につながっている図２のＲＯＭ２０７に複数記憶されて
いる。図２のＣＰＵ２０５は、パネルＳＷ２０１、また
は音色指定、或いはプログラムチェンジなどの指定によ
り、その指定に応じたマイクロプログラムを前記ＲＯＭ
２０７から読み出してマイクロプログラムレジスタ１１
６，１１７に書き込む。
【００４３】ラッチ１１８は、効果付加後のディジタル
楽音信号をラッチして出力するためのものである。この
ラッチ出力は外部のＤＡＣ２１０に接続され、アナログ
信号に変換される。
【００４４】外部遅延ＲＡＭ１１９は、遅延信号を作る
ために利用される。その書き込み／読み出しは、マイク
ロプログラム（マイクロプログラムレジスタ１１６，１
１７から読み出されたマイクロ命令）により指示され
る。書き込み／読み出しを行う際のアドレスは、アドレ
スコントロール１２０から出力される。アドレスコント
ロール１２０は、アドレスレジスタ１２１，１２２から
出力される相対アドレスを絶対アドレスに変換するた
め、アドレスオフセットを加算する制御回路である。そ
のアドレスオフセットは、アドレスカウンタの出力であ
り、遅延ＲＡＭ１１９の記憶領域に相当するアドレス範
囲を、１サンプリング周期毎に１づつ減算する減算カウ
ンタで構成されている。
【００４５】アドレスレジスタ１２１，１２２は、外部
遅延ＲＡＭ１１９の先頭アドレスを０と見なした相対ア
ドレスでマイクロプログラム（詳しくは、マイクロプロ
グラムレジスタ１１６，１１７から読み出されたマイク
ロ命令）に応じたアクセスタイミングで所望のアドレス
が出力されるように記憶されている。
【００４６】クロック発生器１２５は、ＤＳＰ各部にク
ロックφ１およびクロックφ１バーを供給する。クロッ
クφ１は、所定時間ごとにＬレベルとＨレベルとを交互
に繰り返すクロック信号である。クロックφ１は、１サ
ンプリング周期あたり１２８周期分含まれる。すなわ
ち、１サンプリング周期中に、Ｌが１２８区間、Ｈが１
２８区間、含まれることになる（図５）。クロックφ１
バーは、クロックφ１のＬとＨとを反転した信号であ
る。なお、クロックφ１，φ１バーにおいてＨ（または
Ｌ）が維持される１つの時間区間を単に区間と呼ぶもの
とする。
【００４７】上述したようにマイクロプログラムレジス
タ１１６，１１７には１サンプリング周期で実行される
１２８ステップの一連のマイクロ命令からなるマイクロ
プログラムがそれぞれ格納されており、クロックφ１お
よびφ１バーに基づいて交互に１マイクロ命令ずつ読み
出される。すなわち、クロックφ１がＨの区間ではマイ
クロプログラムレジスタ１１６からマイクロ命令が読み
出されて実行され、クロックφ１バーがＨの区間（すな
わちクロックφ１がＬの区間）ではマイクロプログラム
レジスタ１１７からマイクロ命令が読み出されて実行さ
れる。したがって、ＤＳＰ全体として見れば、１サンプ
リング周期で２５６ステップのマイクロ命令を読み出し
実行することになる。
【００４８】いま、クロックφ１がＨの区間で読み出し
実行されるマイクロプログラムレジスタ１１６のマイク
ロプログラムに着目すると、このマイクロプログラムに
応じて演算部が行う演算は１サンプリング周期あたり１
２８ステップであるから、やはりクロックφ１がＨの区
間で読み出されるデータレジスタ１０２や係数レジスタ
１０４は演算の各ステップの度に異なるデータや係数を
（必要に応じて）供給しなければならない。したがっ
て、データレジスタ１０２および係数レジスタ１０４の
それぞれは、１２８段のシフトレジスタで構成されてい
て１サンプリング周期で一回りするようになっている。
同様に、アドレスレジスタ１２１も、１サンプリング周
期で一回りする１２８段のシフトレジスタである。
【００４９】同様に、マイクロプログラム１１７におい
て用いられる係数、およびアドレスを格納する係数レジ
スタ１０５、およびアドレスレジスタ１２２も、１サン
プリング周期で一回りする１２８段のシフトレジスタで
ある。
【００５０】なお、図１のＤＳＰでは省略しているが、
係数レジスタの係数を補間して演算部に出力する補間回
路や、振幅変調や遅延時間変調などを行なうための変調
波形（三角波、鋸波、またはサイン波など）を出力する
ＬＦＯ（低周波発振器）を備えるようにしてもよい。
【００５１】図３は、マイクロプログラムレジスタ１１
６，１１７、係数レジスタ１０４，１０５、およびアド
レスレジスタ１２１，１２２に格納されるデータの例を
示す。図４（ａ）は、図３のデータを格納して動作する
図１のＤＳＰがどのような効果付加装置として機能する
かを示すブロック図である。
【００５２】図３を参照して、マイクロプログラムレジ
スタ１１６にはマイクロプログラムＰ１が格納される。
マイクロプログラムＰ１は、１２８ステップのマイクロ
命令からなる。係数レジスタ１０４の係数データ３１４
は、１２８ステップのマイクロプログラムＰ１の各ステ
ップのマイクロ命令に対応する係数データである。ま
た、アドレスレジスタ１２１のアドレスデータ３１５
は、１２８ステップのマイクロプログラムＰ１の各ステ
ップのマイクロ命令に対応するアドレスデータである。
マイクロプログラムＰ１は、大まかには３つの部分３１
１，３１２，３１３からなる。
【００５３】図３の３１１は、入力信号（音源２０８か
らの波形振幅値データ）を入力レジスタ１０１に記憶さ
せ、それを読み出して演算部の乗算器１１３に供給する
結線プログラムである。具体的には、以下の〜のよ
うな処理を行うプログラムである。
【００５４】入力レジスタ１０１に入力信号を記憶す
る。 セレクタ１０８を切り替えて、入力レジスタ１０１の
データをセレクタ１１１のＡ端子に供給する。 （マイクロプログラムＰ１が読み出されるのはクロッ
クφ１がＨのときでありこのときセレクタ１１１はＡ端
子を選択出力するから、）セレクタ１１１を介してＡ端
子の入力データを乗算器１１３に供給する。
【００５５】図３の３１２は、入力信号にディストーシ
ョンを付加するディストーション付加プログラムであ
る。これは、具体的には以下の〜のような処理を行
うプログラムである。
【００５６】乗算器１１３により、セレクタ１１１お
よびセレクタ１１２から供給されるデータの乗算を実行
する。なお、乗算する係数データは、係数レジスタ１０
４からマイクロ命令に応じて読み出し、セレクタ１１２
（クロックφ１はＨでＡ端子が選択出力されている）を
介して乗算器１１３に入力したものを用いる。
【００５７】加算器により、遅延回路１１４のデータ
と乗算器１１３の乗算結果とを加算する。なお、遅延回
路１１４のデータは、データレジスタ１０２からのデー
タまたはＤＳＰデータバス１２４を介して得られる加算
器１１５若しくは外部遅延ＲＡＭ１１９からのデータを
マイクロ命令に応じてセレクタ１０６で選択し、さらに
セレクタ１１０（クロックφ１はＨでＡ端子が選択出力
されている）を介して遅延回路１１４に入力し、保持さ
れているものである。
【００５８】加算器１１５の加算結果を、ＤＳＰデー
タバス１２４、セレクタ１０６，１１０を介して遅延回
路１１４に書き込む、あるいは、ＤＳＰデータバス１２
４を介して外部遅延ＲＡＭ１１９やデータレジスタ１０
２に書き込む。どこに書き込むかは、読み出したマイク
ロ命令によって指示される。特に、外部遅延ＲＡＭ１１
９に書き込む場合は、アドレスレジスタ１２１から読み
出した相対アドレスをアドレスコントロール１２０で絶
対アドレスに変換したアドレスを用いる。
【００５９】必要に応じて、外部遅延ＲＡＭ１１９の
データをデータレジスタ１０２や遅延回路１１４に書き
込む。所定時間遅延したデータを用いる場合である。
【００６０】データレジスタ１０２からデータを読み
出し、セレクタ１０８，１１１を介してそのデータを乗
算器１１３に供給する。また、係数レジスタ１０４から
係数データを読み出し、セレクタ１１２を介してその係
数データを乗算器１１３に供給する。データレジスタ１
０２の読み出しアドレスの指定やセレクタ１０８におけ
る選択は、読み出したマイクロ命令により指定される。
【００６１】以上の〜のような処理を繰り返すこ
とにより、演算を繰り返し行って、最終的な演算結果を
得る。その演算結果が、ディストーションを付加した楽
音信号である。
【００６２】図３の３１３は、その演算結果をデータレ
ジスタ１０３の所定の領域Ａ１に格納する結線プログラ
ムである。これは、加算器１１５から出力される演算結
果を、ＤＳＰデータバス１２４を介して、データレジス
タ１０３の所定の領域Ａ１に設定する処理を行う。
【００６３】次に、マイクロプログラムＰ２について説
明する。マイクロプログラムレジスタ１１７にはマイク
ロプログラムＰ２が格納される。マイクロプログラムＰ
２は、マイクロプログラムＰ１と同様に１２８ステップ
のマイクロ命令からなる。係数レジスタ１０５の係数デ
ータ３２４は、１２８ステップのマイクロプログラムＰ
２の各ステップのマイクロ命令に対応する係数データで
ある。また、アドレスレジスタ１２２のアドレスデータ
３２５は、１２８ステップのマイクロプログラムＰ２の
各ステップのマイクロ命令に対応するアドレスデータで
ある。マイクロプログラムＰ２は、大まかには３つの部
分３２１，３２２，３２３からなる。
【００６４】図３の３２１は、データレジスタ１０３の
所定の領域Ａ１からデータを読み出して演算部の乗算器
１１３に供給する結線プログラムである。具体的には、
以下の，のような処理を行うプログラムである。
【００６５】セレクタ１０９を切り替えて、データレ
ジスタ１０３の所定の領域Ａ１のデータをセレクタ１１
１のＢ端子に供給する。データレジスタ１０３の所定の
領域Ａ１には、前の１サンプリング周期にマイクロプロ
グラムＰ１が演算した演算結果（すなわち、ディストー
ションを付加した楽音信号）が格納されている。
【００６６】（マイクロプログラムＰ２が読み出され
るのはクロックφ１バーがＨのときでありこのときセレ
クタ１１１はＢ端子を選択出力するから、）セレクタ１
１１を介してＢ端子のデータを乗算器１１３に供給す
る。
【００６７】図３の３２２は、その入力データに残響効
果を付加する残響付加プログラムである。残響付加プロ
グラム３２２の処理手順は、上述したディストーション
付加プログラム３１２と同様である。ただし、マイクロ
プログラムＰ２が読み出されるのはクロックφ１バーが
Ｈのときであるから、セレクタ１１０，１１１，１１２
はＢ端子の入力を選択出力し、これによりデータレジス
タ１０３、および係数レジスタ１０５が用いられる。ま
た、アドレスレジスタ１２２が用いられる。さらに、当
然であるが、実行する演算は残響を付加するための演算
になっている。
【００６８】図３の３２３は、その演算結果（残響を付
加した楽音信号）をデータレジスタ１０３の所定の領域
Ａ２に格納し、さらにエフェクトバランス演算を行う結
線プログラムである。これは、具体的には以下の〜
のような処理である。
【００６９】加算器１１５から出力される上記残響付
加プログラム３２２による出力データを、ＤＳＰデータ
バス１２４を介して、データレジスタ１０３の所定の領
域Ａ２に格納する。
【００７０】入力レジスタ１０１に格納されている入
力信号と上記所定領域Ａ２に格納されている効果付加済
みのデータとのエフェクトバランス演算を行う。すなわ
ち、まず入力レジスタ１０１のデータをセレクタ１０
９，１１１を介して乗算器１１３に供給し、所定の係数
ｋ１（ｋ１は係数レジスタ１０５からセレクタ１１２を
介して読み出す）と乗算し、（加算器１１５では乗算結
果と０を加算するようにして、）乗算結果をデータレジ
スタ１０３の所定領域Ａ３に格納する。次に、同様にし
て、所定領域Ａ２のデータに所定の係数ｋ２を乗算し、
その乗算結果とデータレジスタ１０３の所定領域Ａ３の
データとを加算する。これにより、エフェクトバランス
演算が終了し、最終的な出力信号が得られる。
【００７１】最終的に得られた出力信号をラッチ１１
８に格納し、外部に出力する。
【００７２】このように上記図３に示したようなマイク
ロプログラムに基づいて動作することにより、図１のＤ
ＳＰは、図４（ａ）のような効果付加装置と等価にな
る。
【００７３】図４（ａ）において、４０１は入力信号に
ディストーションを付加するディストーション付加部、
４０２はディストーションを付加した信号に残響を付加
する残響付加部、４０３は入力信号に係数ｋ１を乗算す
る乗算部、４０４はディストーションと残響とを付加し
た信号に係数ｋ２を乗算する乗算部、４０５は乗算部４
０３の乗算結果と乗算部４０４の乗算結果とを加算する
加算部である。
【００７４】図３のマイクロプログラムとの対応は以下
の通りである。
【００７５】まず、図４（ａ）のディストーション付加
部４０１に入力信号が入力する結線は、図３のマイクロ
プログラムＰ１の結線プログラム３１１に対応する。図
４（ａ）のディストーション付加部４０１は、図３のデ
ィストーション付加プログラム３１２に対応する。図４
（ａ）のディストーション付加部４０１から残響付加部
４０２への結線は、図３のマイクロプログラムＰ１の結
線プログラム３１３およびマイクロプログラムＰ２の結
線プログラム３２１に対応する。
【００７６】図４（ａ）の残響付加部４０２は、図３の
残響付加プログラム３２２に対応する。図４（ａ）の入
力信号を乗算部４０３に入力して係数ｋ１と乗算し、残
響付加部４０２の出力を乗算部４０４に入力して係数ｋ
２と乗算し、それらの乗算結果を加算部４０５で加算し
て出力する部分は、図３の結線プログラム３２３に対応
する。
【００７７】なお、図１のデータレジスタ１０２，１０
３は、それぞれ複数の領域（アドレス）を持ち、プログ
ラムＰ１，Ｐ２のどちらからでもアクセスできるデュア
ルポートＲＡＭで構成されている。これによって、プロ
グラムＰ１，Ｐ２が共通のデータを使うことができ、デ
ータの受け渡しをすることによって、図４に示されるよ
うに異なるエフェクトの結線を自由にすることができ
る。
【００７８】図５は、クロックφ１，φ１バーおよびセ
レクタや演算部の入出力のタイミングを表すタイムチャ
ートである。この図を参照して、マイクロプログラムプ
ログラムＰ１とＰ２とを交互に実行する動作についてさ
らに詳しく説明する。
【００７９】図５において、クロックφ１，φ１バーに
ついては、１サンプリング周期の間に１２８周期分のク
ロック信号が含まれる。また、１サンプリング周期は２
５６区間（１区間は、Ｈ（またはＬ）が維持される１つ
の時間区間）に等しい。
【００８０】クロックφ１がＨの区間では、マイクロプ
ログラムレジスタ１１６から図３のマイクロプログラム
Ｐ１のマイクロ命令が順次読み出され、またこの区間で
はセレクタ１１０，１１１，１１２はそれぞれＡ端子の
入力を選択出力する。さらに、アドレスデータとして
は、アドレスレジスタ１２１のアドレスデータが用いら
れる。したがって、この区間では、データレジスタ１０
２、係数レジスタ１０４、およびアドレスレジスタ１２
１のデータが（必要に応じて）用いられ、マイクロプロ
グラムＰ１の１２８ステップのマイクロ命令が実行され
る。
【００８１】クロックφ１がＬの区間では（すなわち、
クロックφ１バーがＨの区間）、マイクロプログラムレ
ジスタ１１７から図３のマイクロプログラムＰ２のマイ
クロ命令が順次読み出され、またこの区間ではセレクタ
１１０，１１１，１１２はそれぞれＢ端子の入力を選択
出力する。さらに、アドレスデータとしては、アドレス
レジスタ１２２のアドレスデータが用いられる。したが
って、この区間では、データレジスタ１０３、係数レジ
スタ１０５、およびアドレスレジスタ１２２のデータが
（必要に応じて）用いられ、マイクロプログラム１１７
のマイクロプログラムＰ２の１２８ステップのマイクロ
命令が実行される。
【００８２】図５の「セレクタ１１０，１１１，１１
２」は、これらのセレクタにおいて選択する端子が、ク
ロックφ１，φ１バーに応じてＡ端子とＢ端子とで交互
に切り替わる様子を示している。「演算部入力」と「演
算部出力」は、クロックφ１およびφ１バーに応じて交
互にマイクロプログラムＰ１とＰ２のマイクロ命令によ
る演算を行う様子を示している。演算部を構成する乗算
器１１３と加算器１１５はパイプライン方式で処理を行
うため、例えばマイクロプログラムＰ１のマイクロ命令
によって区間５０１で演算部に入力したデータに対し演
算結果が出力されるのは、次に区間５０３でなく、次の
次の区間５０２になる。区間５０３では、マイクロプロ
グラムＰ２のマイクロ命令による演算が行われる。
【００８３】このように、演算部は１区間で演算結果を
出力するのでなく１区間をおいた次の区間で演算結果を
出力するが、これに合せてクロックφ１，φ１バーに応
じてマイクロプログラムＰ１とＰ２とを交互に実行して
いくので、演算部が遊ぶことがない。すなわち、あるス
テップ（ステップと呼ぶ）で演算部にデータを入力し
て演算を指令し、その次のステップ（ステップと呼
ぶ）でその演算結果を用いるようなマイクロプログラム
を書いたとしても、ステップを実行した区間の後、１
区間をおいた次の区間でステップを実行することにな
り、そのときには既にステップの演算結果は出力され
ているから、問題なく処理を進行することができる。
【００８４】なお、上記実施例では、図４（ａ）のよう
に２つの効果付加部を直列に接続した例を説明したが、
別の接続の仕方も可能である。例えば、図４（ｂ）に示
すような効果付加装置を実現することもできる。この場
合、図３のマイクロプログラムのうち効果を付加するプ
ログラム３１２，３２２は変更する必要がない。また、
マイクロプログラムＰ１の結線プログラム３１１，３１
３も変更する必要がない。
【００８５】マイクロプログラムＰ２の結線プログラム
３２１を「入力レジスタ１０１から入力信号を読み出し
て演算部に供給する」ものに変更し、結線プログラム３
２３を「演算結果をデータレジスタ１０３の所定領域Ａ
２に記憶し、次に、入力レジスタ１０１、データレジス
タ１０３の所定領域Ａ１、およびデータレジスタ１０３
の所定領域Ａ２のデータを用いてエフェクトバランスを
演算する」ものに変更すればよい。また、係数データや
アドレスデータも必要に応じて変更すればよい。
【００８６】また、上記第１の実施例では、ディストー
ションと残響効果を１つの入力に対し直列または並列の
処理によって、１つの出力信号としていたが、これに限
らず、２つの入力信号に対し、それぞれ全く独立の効果
を付与し、２つの出力信号として出力するようにしても
よい。
【００８７】次に、この発明の第２の実施例を説明す
る。
【００８８】図６は、第２の実施例のＤＳＰのブロック
構成を示す。この図において、図１と同じ付番は共通の
ものを示すものとする。このＤＳＰも上記第１の実施例
のＤＳＰと同様に、図２のような電子楽器の効果付与装
置として機能するものである。
【００８９】図７は、図６のＤＳＰで実現される効果付
加装置のブロック構成を示す。この効果付加装置は、大
きくは、イコライザ部７０１とエフェクト部７０２に分
けられる。ここでは、４つの入力信号を入力し、最終的
にＬ側（左側）出力とＲ側（右側）出力とを得るものと
する。
【００９０】イコライザ部７０１は、１２個のイコライ
ザＥＱ１〜ＥＱ１２により構成される。第１の入力信号
である入力１は、直列に接続されたイコライザＥＱ１，
ＥＱ２，ＥＱ３を介してエフェクト部７０２に入力す
る。第２の入力信号である入力２は、直列に接続された
イコライザＥＱ４，ＥＱ５，ＥＱ６を介してエフェクト
部７０２に入力する。第３の入力信号である入力３は、
直列に接続されたイコライザＥＱ７，ＥＱ８，ＥＱ９を
介してエフェクト部７０２に入力する。第４の入力信号
である入力４は、直列に接続されたイコライザＥＱ１
０，ＥＱ１１，ＥＱ１２を介してエフェクト部７０２に
入力する。
【００９１】エフェクト部７０２は、図４に示したディ
ストーション付加部４０１や残響付加部４０２など、所
定の効果を付加する処理を行う。
【００９２】図８は、このＤＳＰで実現する１つのイコ
ライザの構成を示す。このイコライザは、加算器８０
１，８０４、遅延回路８０２，８０３、および乗算器８
１１〜８１５からなる。
【００９３】入力データは、加算器８０１に入力する。
加算器８０１は、入力データと、乗算器８１１の乗算結
果と、乗算器８１２の乗算結果とを加算する。加算結果
は、乗算器８１３と遅延回路８０２とに入力する。遅延
回路８０２は、入力したデータを１サンプリング周期遅
延して、乗算器８１１，８１４と遅延回路８０３に出力
する。乗算器８１１は、入力したデータに乗数ｃ１を乗
算し、乗算結果を加算器８０１に出力する。遅延回路８
０３は、入力したデータを１サンプリング周期遅延し
て、乗算器８１２，８１５に出力する。
【００９４】乗算器８１２は、入力したデータに乗数ｃ
２を乗算し、乗算結果を加算器８０１に出力する。乗算
器８１３は、入力したデータに乗数ｃ３を乗算し、乗算
結果を加算器８０４に出力する。乗算器８１４は、入力
したデータに乗数ｃ４を乗算し、乗算結果を加算器８０
４に出力する。乗算器８１５は、入力したデータに乗数
ｃ５を乗算し、乗算結果を加算器８０４に出力する。加
算器８０４は、乗算器８１３，８１４，８１５からの乗
算結果を加算し出力する。
【００９５】再び、図６を参照して、第２の実施例のＤ
ＳＰについて詳しく説明する。図６に図示した各部のう
ち、図１のものと同じ機能を果たす部分には同じ付番を
付しているから、以下では第１の実施例と異なる部分に
ついて詳しく説明するものとする。
【００９６】図６のＤＳＰは、図１のＤＳＰのマイクロ
プログラムメモリ１１６をタイミング信号発生器６１６
に置き換え、これによりイコライザを実現している。も
ちろんマイクロプログラムを用いてイコライザを実現す
ることもできるが、図７および図８で説明したようにイ
コライザは単純な回路であるから、ハードウエアのタイ
ミング信号発生器６１６などで容易に実現でき、その方
が、マイクロプログラムを用いるより手間もかからず効
率的である。タイミング信号発生器６１６は、独立して
所定のタイミング信号を発生するようにハードウエアで
実現されたものだから、ＣＰＵバス２１２に接続されて
いない。
【００９７】図１のＤＳＰではマイクロプログラムレジ
スタ１１６と１１７のマイクロプログラムＰ１とＰ２と
を、クロックφ１，φ１バーに応じて交互に読み出して
実行するようにしたが、図６のＤＳＰでもその処理機構
は同じである。すなわち、図６のＤＳＰでは、クロック
φ１がＨのときタイミング信号発生器６１６からタイミ
ング信号（これがマイクロ命令の役割を果たす）を発生
して図７のイコライザ部７０１を実現する処理を行い、
クロックφ１バーがＨ（φ１がＬ）のときマイクロプロ
グラムレジスタ１１７からマイクロ命令を読み出して図
７のエフェクト部７０２を実現する処理を行う。
【００９８】そのために、クロックφ１に応じて入力端
子ＡとＢとを切り替えるセレクタ１１０，１１１，１１
２を設けてあることも図１と同様である。クロックφ１
バーがＨのとき実行されるマイクロプログラムレジスタ
１１７の側に着目すると、入力レジスタ１０１、データ
レジスタ１０３、および係数レジスタ１０５のデータを
用いて所定の効果を付加する処理を行うが、これも図１
と同じである。
【００９９】なお、係数レジスタ１０５の出力は、図１
のようにセレクタ１１２のＢ端子に直接入力するのでな
く、セレクタ６３５を介して接続されている。また、セ
レクタ６３５のもう一方の入力端子にはＬＦＯ（低周波
発振器）６３３からのデータが入力するようになってい
る。これは、乗算器１１３の乗数としてＬＦＯ６３３の
出力データを用いて、楽音信号に振幅変調をかけること
ができるようにしたものである。さらに、ＬＦＯ６３３
の出力はアドレスコントロール１２０に入力している
が、これは外部遅延ＲＡＭ１１９のアクセスアドレスを
ＬＦＯ出力に応じて変化させることにより、遅延時間変
調を行うことができるようにしたものである。
【０１００】次に、この実施例の特徴である図７のイコ
ライザ部７０１を実現する部分について説明する。
【０１０１】ＥＱ係数レジスタ６０４は、ＣＰＵバス２
１２を介して図２のＣＰＵ２０５から送出されるＥＱ係
数データを格納する複数の領域を備えたレジスタであ
る。ＥＱ係数データは、図８のイコライザの各乗算器の
乗数に相当する。ＥＱ係数レジスタ６０４からの読み出
しデータはセレクタ６３４の一方の入力端子に入力す
る。セレクタ６３４の他方の入力端子には定数”１”が
入力する。セレクタ６３４の出力は、セレクタ１１２の
Ａ端子に入力する。
【０１０２】セレクタ６３４は、タイミング信号発生器
６１６から発生した１ビットの選択制御信号に基づいて
選択出力を行う。すなわち、その選択制御信号が”０”
のときはＥＱ係数レジスタ６０４からのＥＱ係数データ
を選択出力し、選択制御信号が”１”のときは定数”
１”を選択出力する。
【０１０３】ラッチ６３１は、ＤＳＰデータバス１２４
からのデータをラッチする。ラッチ６３１の出力は、セ
レクタ６０６，１０７、ＥＱＳＲ６０２−１、セレクタ
６０８、およびデータレジスタ１０３に入力する。ＥＱ
ＳＲ６０２−１，６０２−２は、図８のイコライザ回路
中の遅延回路８０２，８０３を実現するためのシフトレ
ジスタ（それぞれが１２ワード）である。ＥＱＳＲ６０
２−１の出力は、セレクタ６０８、およびＥＱＳＲ６０
２−２に入力する。ＥＱＳＲ６０２−２の出力は、セレ
クタ６０８に入力する。ＥＱＯＲ６３２は、１個のイコ
ライザ（図８）の出力データを記憶する一時記憶レジス
タである。ＥＱＯＲ６３２の出力は、セレクタ６０８、
およびデータレジスタ１０３に入力する。
【０１０４】セレクタ６０８は、乗算器１１３へ供給す
るデータを選択するためのものである。セレクタ６０８
は５つの入力端子を有する。それら入力端子を、第０入
力端子、第１入力端子、…、および第４入力端子と呼
ぶ。セレクタ６０８は、タイミング信号発生器６１６か
ら発生した３ビットの選択制御信号に基づいて選択出力
を行う。この３ビットの選択制御信号は、１０進の整数
で考えると０，１，２，３，４の値をとる。選択制御信
号の値がｎのとき、セレクタ６０８は、第ｎ入力端子の
入力データを選択出力する。
【０１０５】セレクタ６０８の第０入力端子には、ＥＱ
ＯＲ６３２のデータが入力する。第１入力端子には、Ｅ
ＱＳＲ６０２−１の最終段のデータが入力する。第２入
力端子には、ＥＱＳＲ６０２−２の最終段のデータが入
力する。第３入力端子には、ラッチ６３１のデータが入
力する。第４入力端子には、入力レジスタ１０１のデー
タが入力する。
【０１０６】セレクタ６０６は、加算器１１５へ供給す
るデータを選択するためのものである。セレクタ６０６
は、３つの入力端子を有する。それら入力端子を、第０
入力端子、第１入力端子、および第２入力端子と呼ぶ。
セレクタ６０６は、タイミング信号発生器６１６から発
生した２ビットの選択制御信号に基づいて選択出力を行
う。この２ビットの選択制御信号は、１０進の整数で考
えると０，１，２の値をとる。選択制御信号の値がｎの
とき、セレクタ６０６は、第ｎ入力端子の入力データを
選択出力する。
【０１０７】セレクタ６０６の第０入力端子には、ラッ
チ６３１のデータが入力する。第１入力端子には、定
数”０”が入力する。第２入力端子には、データレジス
タ１０３のデータが入力する。
【０１０８】クロック発生器１２５は、図１のものと同
様のクロックφ１およびφ１バーを出力する。さらに、
クロック発生器１２５は、クロックφ２を出力する。ク
ロックφ２については後述する。
【０１０９】図９は、図６のタイミング信号発生器６１
６の詳細な回路図である。タイミング信号発生器６１６
は、カウンタ９０１、アンド回路（以下、ＡＮＤとい
う）９０２、ノット回路（以下、ＮＯＴという）９０３
〜９０６、ＡＮＤ９１０〜９１５、オア回路（以下、Ｏ
Ｒという）９２１，９２２，９２４、およびＡＮＤ９２
３を備えている。
【０１１０】カウンタ９０１は、クロックφ１を入力
し、クロックφ１がＬからＨへ立ち上がるタイミングで
カウントアップする４ビットのカウンタである。４ビッ
トのカウンタ出力のうち２の０乗ビットと２乗ビットが
ＡＮＤ９０２に入力し、そのＡＮＤ９０２の出力がカウ
ンタ９０１のリセット端子Ｒに入力しているので、カウ
ンタ出力が６（１０進）になったときリセットされる。
これにより、カウンタ９０１は、０，１，２，３，４，
５を繰り返し出力する６進カウンタになっている。
【０１１１】カウンタ９０１の出力の４ビットのそれぞ
れにＮＯＴ９０３〜９０６が接続されている。ＡＮＤ９
１０〜９１５の６個のＡＮＤは、それぞれ、０〜５のカ
ウンタ値に対応して１を出力するＡＮＤになっている。
その対応は以下の通りである。
【０１１２】カウンタ値が０のとき…ＡＮＤ９１０が
１、それ以外は０ カウンタ値が１のとき…ＡＮＤ９１１が１、それ以外
は０ カウンタ値が２のとき…ＡＮＤ９１２が１、それ以外
は０ カウンタ値が３のとき…ＡＮＤ９１３が１、それ以外
は０ カウンタ値が４のとき…ＡＮＤ９１４が１、それ以外
は０ カウンタ値が５のとき…ＡＮＤ９１５が１、それ以外
は０
【０１１３】ＯＲ９２１，９２２およびＡＮＤ９２３
は、図６のセレクタ６０８への選択制御信号（３ビッ
ト）を作成するためのものである。ＯＲ９２１は、ＡＮ
Ｄ９１１，９１３，９１４の出力を入力し、ＯＲ演算の
結果を選択制御信号の２の０乗ビットとして出力する。
ＯＲ９２２は、ＡＮＤ９１２，９１３，９１５の出力を
入力し、ＯＲ演算の結果を選択制御信号の２の１乗ビッ
トとして出力する。ＡＮＤ９２３は、クロックφ２とＡ
ＮＤ９１０の出力を入力し、ＡＮＤ演算の結果を選択制
御信号の２の２乗ビットとして出力する。
【０１１４】これらセレクタ６０８への選択制御信号の
各ビット出力の下に［］で囲んだ数値が図示してある
が、これはカウンタ値がその数値のときに対応するビッ
トが１となることを示している。すなわち、下記の通り
である。
【０１１５】選択制御信号の２の０乗ビットは、カウ
ンタ値が１，３，４のとき１となり、それ以外では０と
なる。 選択制御信号の２の１乗ビットは、カウンタ値が２，
３，５のとき１となり、それ以外では０となる。 選択制御信号の２の２乗ビットは、カウンタ値が０
（かつクロックφ２が１）のとき１となり、それ以外で
は０となる。
【０１１６】ＡＮＤ９１３の出力は、ＥＱＳＲ６０２−
１への書き込み指示信号として出力される。１で書き込
み指示を表すから、カウンタ値が３のとき書き込み指示
がなされることになる。ただし、より詳しく言えば、不
図示のラッチを用いて、カウンタ値が３のタイミングで
ラッチ６３１からの出力を一時的にラッチし、ＥＱＯＲ
６３２への書き込み信号と同じタイミングでＥＱＳＲ６
０２−１の第１段目に書き込むようにしている。
【０１１７】ＡＮＤ９１０の出力は、セレクタ６３４へ
の選択制御信号として出力される。この選択制御信号
は、カウンタ値が０のとき１、それ以外で０をとる。
【０１１８】ＯＲ９２４は、セレクタ６０６への選択制
御信号（２ビット）を作成するためのものである。ＯＲ
９２４は、ＡＮＤ９１３，９１０の出力を入力し、ＯＲ
演算の結果を選択制御信号の２の０乗ビットとして出力
する。これにより、選択制御信号の２の０乗ビットは、
カウンタ値が０，３のとき１となり、それ以外では０と
なる。選択制御信号の２の１乗ビットは常に０が出力さ
れる。
【０１１９】図１０は、図６のＤＳＰにより図７のイコ
ライザ部７０１を実現する際の各部の信号の状態を示す
タイムチャートである。図１０を参照して図６のＤＳＰ
について詳しく説明する。
【０１２０】図１０において、「ステップ」として０か
ら１２７を縦棒で区切って図示しているが、これは１サ
ンプリング周期においてタイミング信号発生器６１６か
らのタイミング信号に応じて動作する１２８の区間を示
している。縦棒で区切られた各区間は、クロックφ１が
Ｈの区間を示したものと見てよい。実際は、この縦棒の
位置にクロックφ１がＬの区間が存在し、その区間でマ
イクロプログラムレジスタ１１７のマイクロプログラム
が実行される。ここでは、イコライザ部を実現する動作
を説明するため、クロックφ１がＨの区間のみに着目し
て図示している。したがって、図６のセレクタ１１０，
１１１，１１２は、Ａ端子を選択出力する。
【０１２１】図１０では、図９で説明したタイミング信
号発生器６１６からの各種のタイミング信号が各ステッ
プで取る値を示してある。なお、ＥＱ係数レジスタ６０
４から出力されるＥＱ係数データ、クロックφ２、およ
びＥＱＯＲ６３２への書き込み指示信号も示した。クロ
ックφ２は、図６のクロック発生器６２５から出力され
るクロック信号であり、１８ステップごとにＨとなる。
すなわち、ステップ０でＨ、ステップ１８でＨ、ステッ
プ３６でＨ、…となる。ＥＱＯＲ６３２への書き込み指
示信号は、図９のタイミング信号発生器６１６では省略
してあるが、６ステップごとにＨとなる信号である。具
体的には、ＡＮＤ９１０の出力を取り出してＥＱＯＲ６
３２への書き込み指示信号とすればよい。
【０１２２】以下、ステップごとに順に説明する。な
お、図９で説明したタイミング信号発生器６１６のカウ
ンタ９０１は、ステップ０からカウントを開始する。す
なわち、ステップ０ではカウンタ値は０、ステップ１で
はカウンタ値は１、ステップ２ではカウンタ値は２、
…、ステップ５ではカウンタ値は５、ステップ６ではカ
ウンタ値は０、…、というように、カウンタ値０から５
を繰り返す。
【０１２３】ステップ０では、入力レジスタ１０１から
データを取り込む。入力レジスタ１０１は、シフトレジ
スタでも単なるレジスタでもよい。ここでは、入力レジ
スタ１０１から、第１の入力信号である入力１がステッ
プ０から５の間、出力されているとする。
【０１２４】ステップ０では図９のタイミング信号発生
器６１６のカウンタ値は０だから、図１０に示すよう
に、セレクタ６０８に入力する選択制御信号の値は４で
ある。したがって、セレクタ６０８は第４入力端子に入
力している入力レジスタ１０１からのデータ（入力１）
を選択出力する。このデータは、セレクタ１１１を介し
て、乗算器１１３に供給される。
【０１２５】一方、セレクタ６３４へ入力する選択制御
信号の値は１だから、セレクタ６３４は定数”１”を選
択出力する。この定数”１”は、セレクタ１１２を介し
て、乗算器１１３に供給される。また、セレクタ６０６
へ入力する選択制御信号の値は１だから、セレクタ６０
６は定数”０”を選択出力する。この定数”０”は、セ
レクタ１１０と遅延回路１１４を介して、加算器１１５
に入力する。
【０１２６】演算部では、下記の演算を行い、結果をラ
ッチ６３１に記憶する。 （入力１）×１＋０→（ラッチ６３１） …（式０）
【０１２７】次に、ステップ１では、図９のカウンタ値
が１だから、図１０に示すように、セレクタ６０８に入
力する選択制御信号の値は１である。したがって、セレ
クタ６０８は第１入力端子に入力しているＥＱＳＲ６０
２−１からのデータを選択出力する。ＥＱＳＲ６０２−
１の最終段には、データＺ-1が格納されている。このデ
ータＺ-1は、セレクタ１１１を介して、乗算器１１３に
供給される。
【０１２８】一方、セレクタ６３４へ入力する選択制御
信号の値は０だから、セレクタ６３４はＥＱ係数レジス
タ６０４からのデータを選択出力する。ここでは係数ｃ
１が、セレクタ１１２を介して乗算器１１３に供給され
る。また、セレクタ６０６へ入力する選択制御信号の値
は０だから、セレクタ６０６はラッチ６３１のデータを
選択出力する。ラッチ６３１のデータは、セレクタ１１
０と遅延回路１１４を介して加算器１１５に入力する。
【０１２９】演算部では、下記の演算を行い、結果をラ
ッチ６３１に記憶する。 Ｚ-1×ｃ１＋（ラッチ６３１）→（ラッチ６３１） …（式１）
【０１３０】次に、ステップ２では、図９のカウンタ値
が２だから、図１０に示すように、セレクタ６０８に入
力する選択制御信号の値は２である。したがって、セレ
クタ６０８は第２入力端子に入力しているＥＱＳＲ６０
２−２からのデータを選択出力する。ＥＱＳＲ６０２−
２の最終段には、データＺ-2が格納されている。このデ
ータＺ-2は、セレクタ１１１を介して乗算器１１３に供
給される。
【０１３１】一方、セレクタ６３４へ入力する選択制御
信号の値は０だから、セレクタ６３４はＥＱ係数レジス
タ６０４からのデータを選択出力する。ここでは係数ｃ
２が、セレクタ１１２を介して乗算器１１３に供給され
る。また、セレクタ６０６へ入力する選択制御信号の値
は０だから、セレクタ６０６はラッチ６３１のデータを
選択出力する。ラッチ６３１のデータは、セレクタ１１
０と遅延回路１１４を介して加算器１１５に入力する。
【０１３２】演算部では、下記の演算を行い、結果をラ
ッチ６３１に記憶する。 Ｚ-2×ｃ２＋（ラッチ６３１）→（ラッチ６３１） …（式２）
【０１３３】次に、ステップ３では、図９のカウンタ値
が３だから、図１０に示すように、セレクタ６０８に入
力する選択制御信号の値は３である。したがって、セレ
クタ６０８は第３入力端子に入力しているラッチ６３１
からのデータを選択出力する。このデータは、セレクタ
１１１を介して乗算器１１３に供給される。
【０１３４】一方、セレクタ６３４へ入力する選択制御
信号の値は０だから、セレクタ６３４はＥＱ係数レジス
タ６０４からのデータを選択出力する。ここでは係数ｃ
３が、セレクタ１１２を介して乗算器１１３に供給され
る。また、セレクタ６０６へ入力する選択制御信号の値
は１だから、セレクタ６０６は定数”０”を選択出力す
る。この定数”０”は、セレクタ１１０と遅延回路１１
４を介して加算器１１５に入力する。
【０１３５】演算部では、下記の演算を行い、結果をラ
ッチ６３１に記憶する。 （ラッチ６３１）×ｃ３＋０→（ラッチ６３１） …（式３）
【０１３６】またステップ３では、ＥＱＳＲ６０２への
書き込み指示信号も出力される。ただし、実際には、ラ
ッチ６３１のデータを不図示のラッチに書き込む処理が
なされる。そのラッチデータは、次にＥＱＯＲ６３２へ
の書き込み信号と同じタイミング（ステップ０，６，１
２，…の立ち上がりのタイミング）でＥＱＳＲ６０１−
１の第１段目に書き込まれる。ＥＱＳＲ６０１−１とＥ
ＱＳＲ６０１−２は、シフトレジスタであるから、所定
のクロックで順次シフトしていき、例えばイコライザＥ
Ｑ１の演算をしている間（ステップ０〜５）では、ＥＱ
ＳＲ６０２−１からは１サンプリング周期遅れたＺ-1が
出力され続け、ＥＱＳＲ６０２−２からは２サンプリン
グ周期遅れたＺ-2が出力され続ける。以下、同様であ
る。
【０１３７】次に、ステップ４では、図９のカウンタ値
が４だから、図１０に示すように、セレクタ６０８に入
力する選択制御信号の値は１である。したがって、セレ
クタ６０８は第１入力端子に入力しているＥＱＳＲ６０
１−１の最終段のデータＺ-1を選択出力する。このデー
タＺ-1は、セレクタ１１１を介して乗算器１１３に供給
される。
【０１３８】一方、セレクタ６３４へ入力する選択制御
信号の値は０だから、セレクタ６３４はＥＱ係数レジス
タ６０４からのデータを選択出力する。ここでは係数ｃ
４が、セレクタ１１２を介して乗算器１１３に供給され
る。また、セレクタ６０６へ入力する選択制御信号の値
は０だから、セレクタ６０６はラッチ６３１のデータを
選択出力する。ラッチ６３１のデータは、セレクタ１１
０と遅延回路１１４を介して加算器１１５に入力する。
【０１３９】演算部では、下記の演算を行い、結果をラ
ッチ６３１に記憶する。 Ｚ-1×ｃ４＋（ラッチ６３１）→（ラッチ６３１） …（式４）
【０１４０】次に、ステップ５では、図９のカウンタ値
が５だから、図１０に示すように、セレクタ６０８に入
力する選択制御信号の値は２である。したがって、セレ
クタ６０８は第２入力端子に入力しているＥＱＳＲ６０
２−２の最終段のデータＺ-2を選択出力する。このデー
タＺ-2は、セレクタ１１１を介して乗算器１１３に供給
される。
【０１４１】一方、セレクタ６３４へ入力する選択制御
信号の値は０だから、セレクタ６３４はＥＱ係数レジス
タ６０４からのデータを選択出力する。ここでは係数ｃ
５が、セレクタ１１２を介して乗算器１１３に供給され
る。また、セレクタ６０６へ入力する選択制御信号の値
は０だから、セレクタ６０６はラッチ６３１のデータを
選択出力する。ラッチ６３１のデータは、セレクタ１１
０と遅延回路１１４を介して加算器１１５に入力する。
【０１４２】演算部では、下記の演算を行い、結果をラ
ッチ６３１に記憶する。 Ｚ-2×ｃ５＋（ラッチ６３１）→（ラッチ６３１） …（式５）
【０１４３】次に、ステップ６では、図１０に示すよう
にＥＱＯＲ６３２への書き込み指示信号が出力される。
これにより、上記ステップ５で得られた演算結果がＥＱ
ＯＲ６３２に記憶される。
【０１４４】以上で、図７のイコライザ部７０１のうち
ＥＱ１（図８の構成）の処理が終了したことになる。引
き続き、上記ステップ６からＥＱ２の処理が行われる。
これは、上記ステップ０からの処理と同様である。ただ
し、ステップ６ではクロックφ２が０であるから、タイ
ミング信号発生器６１６から出力されるセレクタ６０８
への選択制御信号の値は０になる。したがって、セレク
タ６０８は第０入力端子を選択出力するから、上記（式
０）の代わりに、下記の（式６）が実行される。 （ＥＱＯＲ６３２）×１＋０→（ラッチ６３１） …（式６）
【０１４５】これにより、図７のＥＱ１からＥＱ２への
入力が供給されたことになる。
【０１４６】このようにして、ステップ６〜１２でＥＱ
２の処理を行い、ステップ１２〜１８でＥＱ３の処理を
行う。ＥＱ３の出力は、データレジスタ１０３の所定の
領域に記憶される。図１０に示すように、ステップ１８
ではクロックφ２が１となる。これは、ステップ１８〜
３５で、第２の入力信号である入力２に関して、上記ス
テップ０〜１７の処理を行うためである。同様に、ステ
ップ３６〜５３で入力３の処理を行い、ステップ５４〜
７２で入力４の処理を行う。各処理の結果はデータレジ
スタ１０３を介して次のエフェクト部７０２に入力する
ことになる。
【０１４７】上記第２の実施例によれば、イコライザ処
理と効果付加処理とをクロックφ１，φ１バーに応じて
交互に行うので、効果付加処理を行うマイクロプログラ
ムにおいて演算結果のでるタイミングを考慮する必要が
ない。
【０１４８】なお、上記第１および第２の実施例では、
処理を行う系列を２つにしているが、例えば第１の実施
例において３つ以上のマイクロプログラムを順次切り替
えて実行するようにしてもよい。
【０１４９】
【発明の効果】以上説明したように、この発明によれ
ば、演算部の速度に応じて複数のマイクロプログラムを
順に実行していくことができるので、それらのマイクロ
プログラムを別々に記述でき、また演算部が演算結果を
出力するまでの遅延を考慮する必要がなくマイクロプロ
グラムの開発が容易になる。また、マイクロプログラム
を容易に読むことができ、ミスを防ぐことができるほ
か、演算部を効率よく使用できるというメリットがあ
る。
【０１５０】さらに、マイクロプログラムを分離できる
ので、プログラムの入れ換え、結線の切り換えが容易に
でき、多くのマイクロプログラムをＲＯＭに用意しなく
てもよいので記憶容量の節約の利点がある。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係るディジタル信号
処理装置（ＤＳＰ）のブロック構成図
【図２】図１のＤＳＰを用いた電子楽器のブロック構成
図
【図３】マイクロプログラムなどの構成例を示す図
【図４】図１のＤＳＰが実現する効果付加装置のブロッ
ク構成図
【図５】クロックやセレクタなどの入出力のタイミング
を表すタイムチャート図
【図６】この発明の第２の実施例のＤＳＰのブロック構
成図
【図７】図６のＤＳＰで実現される効果付加装置のブロ
ック構成図
【図８】図６のＤＳＰで実現する１つのイコライザの構
成図
【図９】タイミング信号発生器の詳細な回路図
【図１０】第２の実施例における各部の信号の状態を示
すタイムチャート図
【符号の説明】
１０１…入力レジスタ、１０２，１０３…データレジス
タ、１０４，１０５…係数レジスタ、１０６〜１１２…
セレクタ、１１３…乗算器、１１４…遅延回路、１１５
…加算器、１１６，１１７…マイクロプログラムレジス
タ、１１８…ラッチ、１１９…外部遅延ＲＡＭ、１２０
…アドレスコントロール、１２１，１２２…アドレスレ
ジスタ、１２５…クロック発生器。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】複数のマイクロ命令からなるマイクロプロ
    グラムを複数記憶した記憶手段と、 前記記憶手段から、前記複数のマイクロプログラムにつ
    いて所定の順序で、各マイクロプログラムのマイクロ命
    令を順次読み出す読み出し手段と、 読み出したマイクロ命令にしたがってディジタル信号処
    理を実行する信号処理手段とを備えたことを特徴とする
    ディジタル信号処理装置。
  2. 【請求項２】複数のマイクロ命令からなるマイクロプロ
    グラムを記憶した記憶手段と、 タイミング信号を発生するタイミング信号発生手段と、 前記記憶手段からの前記マイクロ命令の読み出しと前記
    タイミング信号発生手段からのタイミング信号の発生を
    交互に行う制御手段と、 前記記憶手段から前記マイクロ命令が読み出されている
    ときはそのマイクロ命令にしたがってディジタル信号処
    理を実行し、前記タイミング信号発生手段から前記タイ
    ミング信号が発生されているときはそのタイミング信号
    にしたがってディジタル信号処理を実行する信号処理手
    段とを備えたことを特徴とするディジタル信号処理装
    置。
  3. 【請求項３】複数ステップから構成される、少なくとも
    ２種類のプログラムを交互に出力するプログラム供給手
    段と、 供給されたデータを用いて、前記少なくとも２種類のプ
    ログラムによってディジタル演算を行う１つの演算手段
    と、 前記供給されたデータ、または前記演算手段によって行
    われた演算結果を記憶するデータ記憶手段と、 を備え、該データ記憶手段は、前記少なくとも２種類の
    プログラムの両方の指示によって制御されることを特徴
    とする信号処理装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010181723A (ja) * 2009-02-06 2010-08-19 Yamaha Corp 信号処理集積回路及び効果付与装置

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3134806B2 (ja) * 1997-05-22 2001-02-13 ヤマハ株式会社 効果付与装置および記録媒体
US7119576B1 (en) 2000-09-18 2006-10-10 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US7346644B1 (en) 2000-09-18 2008-03-18 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US8620980B1 (en) 2005-09-27 2013-12-31 Altera Corporation Programmable device with specialized multiplier blocks
US8266198B2 (en) 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8266199B2 (en) 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8041759B1 (en) 2006-02-09 2011-10-18 Altera Corporation Specialized processing block for programmable logic device
US8301681B1 (en) 2006-02-09 2012-10-30 Altera Corporation Specialized processing block for programmable logic device
US7836117B1 (en) 2006-04-07 2010-11-16 Altera Corporation Specialized processing block for programmable logic device
US7822799B1 (en) 2006-06-26 2010-10-26 Altera Corporation Adder-rounder circuitry for specialized processing block in programmable logic device
US8386550B1 (en) 2006-09-20 2013-02-26 Altera Corporation Method for configuring a finite impulse response filter in a programmable logic device
US8386553B1 (en) 2006-12-05 2013-02-26 Altera Corporation Large multiplier for programmable logic device
US7930336B2 (en) 2006-12-05 2011-04-19 Altera Corporation Large multiplier for programmable logic device
US7814137B1 (en) 2007-01-09 2010-10-12 Altera Corporation Combined interpolation and decimation filter for programmable logic device
US7865541B1 (en) 2007-01-22 2011-01-04 Altera Corporation Configuring floating point operations in a programmable logic device
US8650231B1 (en) 2007-01-22 2014-02-11 Altera Corporation Configuring floating point operations in a programmable device
US8645450B1 (en) 2007-03-02 2014-02-04 Altera Corporation Multiplier-accumulator circuitry and methods
US8315302B2 (en) * 2007-05-31 2012-11-20 Infineon Technologies Ag Pulse width modulator using interpolator
US7949699B1 (en) 2007-08-30 2011-05-24 Altera Corporation Implementation of decimation filter in integrated circuit device using ram-based data storage
US8959137B1 (en) 2008-02-20 2015-02-17 Altera Corporation Implementing large multipliers in a programmable integrated circuit device
US8244789B1 (en) 2008-03-14 2012-08-14 Altera Corporation Normalization of floating point operations in a programmable integrated circuit device
US8626815B1 (en) 2008-07-14 2014-01-07 Altera Corporation Configuring a programmable integrated circuit device to perform matrix multiplication
US8255448B1 (en) 2008-10-02 2012-08-28 Altera Corporation Implementing division in a programmable integrated circuit device
US8307023B1 (en) 2008-10-10 2012-11-06 Altera Corporation DSP block for implementing large multiplier on a programmable integrated circuit device
US8805916B2 (en) 2009-03-03 2014-08-12 Altera Corporation Digital signal processing circuitry with redundancy and bidirectional data paths
US8645449B1 (en) 2009-03-03 2014-02-04 Altera Corporation Combined floating point adder and subtractor
US8886696B1 (en) 2009-03-03 2014-11-11 Altera Corporation Digital signal processing circuitry with redundancy and ability to support larger multipliers
US8706790B1 (en) 2009-03-03 2014-04-22 Altera Corporation Implementing mixed-precision floating-point operations in a programmable integrated circuit device
US8549055B2 (en) 2009-03-03 2013-10-01 Altera Corporation Modular digital signal processing circuitry with optionally usable, dedicated connections between modules of the circuitry
US8468192B1 (en) 2009-03-03 2013-06-18 Altera Corporation Implementing multipliers in a programmable integrated circuit device
US8650236B1 (en) 2009-08-04 2014-02-11 Altera Corporation High-rate interpolation or decimation filter in integrated circuit device
US8396914B1 (en) 2009-09-11 2013-03-12 Altera Corporation Matrix decomposition in an integrated circuit device
US8412756B1 (en) 2009-09-11 2013-04-02 Altera Corporation Multi-operand floating point operations in a programmable integrated circuit device
US7948267B1 (en) 2010-02-09 2011-05-24 Altera Corporation Efficient rounding circuits and methods in configurable integrated circuit devices
US8539016B1 (en) 2010-02-09 2013-09-17 Altera Corporation QR decomposition in an integrated circuit device
US8601044B2 (en) 2010-03-02 2013-12-03 Altera Corporation Discrete Fourier Transform in an integrated circuit device
US8458243B1 (en) 2010-03-03 2013-06-04 Altera Corporation Digital signal processing circuit blocks with support for systolic finite-impulse-response digital filtering
US8484265B1 (en) 2010-03-04 2013-07-09 Altera Corporation Angular range reduction in an integrated circuit device
US8510354B1 (en) 2010-03-12 2013-08-13 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8539014B2 (en) 2010-03-25 2013-09-17 Altera Corporation Solving linear matrices in an integrated circuit device
US8589463B2 (en) 2010-06-25 2013-11-19 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8862650B2 (en) 2010-06-25 2014-10-14 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8577951B1 (en) 2010-08-19 2013-11-05 Altera Corporation Matrix operations in an integrated circuit device
US8645451B2 (en) 2011-03-10 2014-02-04 Altera Corporation Double-clocked specialized processing block in an integrated circuit device
US9600278B1 (en) 2011-05-09 2017-03-21 Altera Corporation Programmable device using fixed and configurable logic to implement recursive trees
US8812576B1 (en) 2011-09-12 2014-08-19 Altera Corporation QR decomposition in an integrated circuit device
US9053045B1 (en) 2011-09-16 2015-06-09 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8949298B1 (en) 2011-09-16 2015-02-03 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8762443B1 (en) 2011-11-15 2014-06-24 Altera Corporation Matrix operations in an integrated circuit device
US8543634B1 (en) 2012-03-30 2013-09-24 Altera Corporation Specialized processing block for programmable integrated circuit device
US9098332B1 (en) 2012-06-01 2015-08-04 Altera Corporation Specialized processing block with fixed- and floating-point structures
US8996600B1 (en) 2012-08-03 2015-03-31 Altera Corporation Specialized processing block for implementing floating-point multiplier with subnormal operation support
US9207909B1 (en) 2012-11-26 2015-12-08 Altera Corporation Polynomial calculations optimized for programmable integrated circuit device structures
US9189200B1 (en) 2013-03-14 2015-11-17 Altera Corporation Multiple-precision processing block in a programmable integrated circuit device
US9348795B1 (en) 2013-07-03 2016-05-24 Altera Corporation Programmable device using fixed and configurable logic to implement floating-point rounding
US9379687B1 (en) 2014-01-14 2016-06-28 Altera Corporation Pipelined systolic finite impulse response filter
US9684488B2 (en) 2015-03-26 2017-06-20 Altera Corporation Combined adder and pre-adder for high-radix multiplier circuit
US10942706B2 (en) 2017-05-05 2021-03-09 Intel Corporation Implementation of floating-point trigonometric functions in an integrated circuit device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62147531A (ja) * 1985-12-23 1987-07-01 Casio Comput Co Ltd 制御ｒｏｍのアクセス方式
JPH05150977A (ja) * 1991-09-05 1993-06-18 Yamaha Corp 信号処理装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5667453A (en) 1979-11-07 1981-06-06 Toshiba Corp Information processor with data generation part
JPS6120892A (ja) * 1984-07-10 1986-01-29 財団法人　電力中央研究所 原子炉容器の耐震支持装置
JPS6220032A (ja) 1985-07-19 1987-01-28 Hitachi Ltd 情報処理装置
JPS6244835A (ja) 1985-08-23 1987-02-26 Hitachi Ltd マイクロ・プロセツサ
US4890225A (en) * 1988-04-01 1989-12-26 Digital Equipment Corporation Method and apparatus for branching on the previous state in an interleaved computer program
JP2748503B2 (ja) * 1989-02-28 1998-05-06 ソニー株式会社 デジタル信号処理装置
JP2759163B2 (ja) 1990-11-28 1998-05-28 カシオ計算機株式会社 ペダル効果付加装置を内蔵した電子楽器
JPH04302522A (ja) * 1991-03-29 1992-10-26 Hitachi Ltd 演算回路及びこれを用いた適応フィルタ並びにエコーキャンセラ
JP3120483B2 (ja) 1991-08-28 2000-12-25 カシオ計算機株式会社 効果付加装置
US5410603A (en) * 1991-07-19 1995-04-25 Casio Computer Co., Ltd. Effect adding apparatus
JP3144842B2 (ja) * 1991-08-09 2001-03-12 株式会社東芝 マイクロプロセッサ
JPH05108341A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd マイクロプロセツサ
JP3141448B2 (ja) 1991-10-22 2001-03-05 ヤマハ株式会社 自動伴奏装置
EP0544083A3 (en) * 1991-11-26 1994-09-14 Ibm Interleaved risc-type parallel processor and processing methods
JP3508139B2 (ja) * 1991-12-27 2004-03-22 ヤマハ株式会社 デジタル信号処理プロセッサ
JPH05313682A (ja) 1992-05-12 1993-11-26 Kawai Musical Instr Mfg Co Ltd 音響効果装置
JPH06220032A (ja) * 1992-10-21 1994-08-09 Dsm Nv シン−２−（２−アンモニウムチアゾール−４−イル）−２−メトキシ−イミノ酢酸クロリド塩を含有する組成物およびその製造方法
ATE188559T1 (de) * 1992-12-23 2000-01-15 Centre Electron Horloger Multi-tasking-steuerungsgerät mit geringem energieverbrauch
US5365467A (en) * 1992-12-25 1994-11-15 Yamaha Corporation Signal processor for providing variable acoustic effect
JPH06244835A (ja) * 1993-02-15 1994-09-02 Fujitsu Ltd プロトコル試験方式
US5517436A (en) * 1994-06-07 1996-05-14 Andreas; David C. Digital signal processor for audio applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62147531A (ja) * 1985-12-23 1987-07-01 Casio Comput Co Ltd 制御ｒｏｍのアクセス方式
JPH05150977A (ja) * 1991-09-05 1993-06-18 Yamaha Corp 信号処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010181723A (ja) * 2009-02-06 2010-08-19 Yamaha Corp 信号処理集積回路及び効果付与装置

Also Published As

Publication number Publication date
US6189085B1 (en) 2001-02-13
JP3097434B2 (ja) 2000-10-10
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