JP2759163B2

JP2759163B2 - ペダル効果付加装置を内蔵した電子楽器

Info

Publication number: JP2759163B2
Application number: JP2327701A
Authority: JP
Inventors: 吾朗坂田
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1990-11-28
Filing date: 1990-11-28
Publication date: 1998-05-28
Anticipated expiration: 2013-05-28
Also published as: JPH04195197A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ペダル等の操作子による操作によって共鳴
音効果を発生させる電子ピアノ等の電子楽器に関する。

〔従来の技術〕

従来からアコースティックピアノのサスティーンペダ
ルと同様な効果を付加させることを目的としたペダル効
果付加が電子ピアノにおいて広く行われている。例え
ば、ペダルのオンされている時は、離鍵されても押鍵し
続けた場合と同じ楽音エンベロープで発音されるように
したり、ペダルのオン／オフ状態に応じてエンベロープ
特性を切り替えたりする方式が知られている。また、こ
の切り替えをペダルの踏み込み量の連続した変位に応じ
て行うようにしたものもある。

更に、アコースティックピアノにおけるペダルの機能
から考えた場合に、ペダルを踏み込んだ場合の独特な音
が、単にエンベロープの変化による音のみではなく、全
ての弦のダンパーが離れて押鍵された弦の振動が他の弦
を共鳴させることにより発生した共鳴音を重要な構成要
素としていることに着目して、電子楽器において、発音
される楽音に、ペダル操作に対応してリバーブ効果を付
加することにより、上述の共鳴音を疑似的に発生するよ
うにした技術がある。

このような技術により、共鳴音の効果を容易に付加さ
せることができる。

〔発明が解決しようとする課題〕

ここで、アコースティックピアノの共鳴音の音量は、
押鍵されたキーノートによって異なっている。これは、
押鍵された弦の基音や倍音成分に近い倍音成分を持った
他の弦の数に共鳴音の音量が依存しているためで、押鍵
されたキーノートが高いほど、共鳴音の音量が大きいと
考えられている。

しかし、上述の従来例のように、単にリバーブ効果を
付加したのみでは、押鍵されたキーノートによって音量
の異なる共鳴音を発音させるのは難しいという問題点を
有している。

本発明の課題は、押鍵されたキーノートに応じて異な
る音量の共鳴音を発生可能とすることにある。

〔課題を解決するための手段〕

本発明は、まず、複数の楽音発生チャンネルを有し、
新たな演奏情報が読み込まれる毎に、該演奏情報に対応
する原楽音信号をそれぞれ発生する音源手段を有する。
この楽音発生チャンネルは、例えば音源の時分割処理に
基づく16個の発生チャンネルであり、音源はPCM方式、
周波数変調方式、位相変調方式等に基づくディジタル音
源である。この場合の演奏情報は、例えば電子ピアノを
構成する鍵盤から発生されるキーノートを含む押鍵情
報、離鍵情報である。

次に、演奏情報に含まれるキーノートが高くなるにつ
れて、そのレベルを大きくするように、前記音源手段か
らの原楽音信号のうち、対応する楽音発生チャンネルの
原楽音信号に、それぞれ重み付けして、残響音用の楽音
信号を得る重み付け手段を有する。同手段は、例えば各
発音チャンネル毎の楽音出力に、それぞれのキーノート
の値に対応した重み付けパラメータを乗算する乗算器と
重み付けパラメータの対応テーブルである。

また、該重み付け手段によりそれぞれ重み付けされた
残響音用の楽音信号を合成する合成手段と、該合成手段
により合成された楽音信号に残響効果を付加して残響音
信号を発生する残響効果付加手段とを有する。これら手
段は、例えば、リバーブ効果付加装置である。

続いて、入力されるペダル操作信号に従って残響音発
生手段で発生される残響音の音量を制御する残響音量制
御手段を有する。同手段は、例えばペダル操作量に応じ
たリバーブデプスを残響音に乗算する乗算器である。

そして、残響音発生手段で発生される残響音を音源手
段から発生される原楽音信号に加算し、楽音出力信号と
して出力する加算手段を有する。

上述の本発明の構成において、残響音発生手段で発生
される残響音の残響時間を入力されるペダル操作信号に
従って制御する残響時間制御手段を更に有するように構
成することもできる。同手段は、例えばペダル操作量に
応じたリバーブタイムを残響音の帰還量として設定する
乗算器である。

上述の本発明の構成において、演奏者によるペダル操
作に基づいて残響音の音量と残響時間とを制御するため
の操作情報を発生するペダル操作手段を更に有するよう
に構成することもできる。

〔作用〕

本発明によれば、キーノートが大きくなるにつれてそ
のレベルが大きくなるように重み付けされた残響音用の
原楽音信号が合成され、かつ、合成された楽音信号に残
響効果が付加されて残響音信号が得られるため、アコー
スティックピアノのペダル効果と同様に、押鍵されたキ
ーノートによって異なる音量の残響音を付加することが
可能となる。

これにより、アコースティックピアノのペダル効果と
同様に、押鍵されたキーノートによって異なる音量の共
鳴音を付加することができる。

なお、キーノート以外の演奏情報によって重み付けを
するようにしてもよい。

〔実施例〕

以下、図面を参照しながら本発明の実施例につき詳細
に説明する。

第１図は、本発明の実施例の構成図である。

CPU101は、バス114を介して接続されるROM102に記憶
されたプログラムをRAM103をワークメモリとして実行す
ることによって、鍵盤108からインタフェース回路（I/
F）109、バス114を介して入力する演奏情報に基づく音
源104の制御、A/D変換器111を介して入力するペダル110
の操作情報に基づくDSP（デジタル信号処理プロセッサ:
Digital Signal Processor）105の制御等を行う。

音源104から発生された楽音信号は、DSP105に入力す
る。DSP105は、読出しアドレスに所望の時間変化を与え
て入力信号データを変調させるために接続された遅延用
メモリ（Ｅ）106等を使用して、所定の動作プログラム
を実行することにより、音源104から入力されたデジタ
ル楽音信号に残響効果を付加する処理を行う。残響効果
の付加されたデジタル楽音信号は、D/A変換器107で左右
２チャネルのアナログ楽音信号に変換、出力された後、
それぞれ右チャンネル及び左チャネル用のアンプ112L及
び112Rで増幅され、スピーカ113L及び113Rから放音され
る。

次に、第２図は、第１図のDSP105の内部構成を示す図
である。

同図において、プログラムメモリ201は所定のマイク
ロプログラムを格納するメモリであり、第１図のCPU101
からの指示に従って所定の動作プログラムを制御回路20
2に出力する。このとき、プログラムメモリ201には特に
は図示しないアドレスカウンタが接続されており、プロ
グラムメモリ201はこのアドレスカウンタのアドレス指
定により順次プログラム内容を制御回路202に供給す
る。

制御回路202は、プログラムメモリ201の出力内容に基
づいて、後述する各レジスタ、メモリ間のデータ転送と
演算、各ゲートやラッチを開閉制御するための各種制御
信号、並びにサンプリングタイミング毎にインクリメン
トされるカウンタ値SCを出力し、所望の信号処理動作を
実行する。

係数メモリ（Ｐ）203は、後述する第15図に示すよう
に、残響効果付加のための各種パラメータを格納するレ
ジスタであり、これらの係数は、CPU101を制御によっ
て、第１図のRAM103から読み出されて格納される。

ワークメモリ（Ｗ）204は、後述する第16図に示すよ
うに、DSP105内で作成される波形信号等を一時的に退避
させておく作業用のメモリである。

また、アドレスオフセットメモリ（Ｔ）205は、後述
する第17図に示すように、後述する遅延用メモリ（Ｅ）
106のアドレスのオフセット値を格納するレジスタであ
り、そのオフセット値はCPU101の制御によって第１図の
RAM103から読み出されて格納される。

遅延用メモリ（Ｅ）106は、その出力と入力がレジス
タ（EI）230、（EO）229を介してリング状に接続され、
サンプリングタイミング毎にインクリメントされるカウ
ンタ値SCと、遅延用アドレスオフセットメモリ205から
のオフセット値を、加算器227で加算した値をアドレス
とする。あるオフセット値でライトされたデータの遅延
時間は、そのオフセット遅延とリードするアドレスのオ
フセット遅延の差で表現される。なお、遅延用メモリ10
6へのデータのリード、ライトは、後述するレジスタ（E
O）229、（EI）230を介して行われ、アドレスの指定は
レジスタ（EA）228を介して行われる。

入力レジスタ（PI）206は、第１図の音源104からのデ
ジタル入力楽音信号を格納し、内部バス207を介して各
部へ供給する。

前述の係数メモリ（Ｐ）203、ワークメモリ（Ｗ）204
の出力及び入力レジスタ（PI）206の出力は、後述する
各レジスタからの出力とともにゲート208〜211のゲート
端子に入力され、ゲート208〜211からの出力はレジスタ
（M0）212、（M1）213、（A0）214、（A1）215に入力さ
れる。

レジスタ（M0）212、（M1）213には乗算器216に供給
される演算途中のデータが格納され、レジスタ（A0）21
4、（A1）215には加減算器217に供給される演算途中の
データが格納される。

また、レジスタ（M1）213の出力及び後述するレジス
タ（SR）224の出力はゲート218を介して乗算器216に入
力されるとともに、レジスタ（A0）214の出力及び後述
するレジスタ（MR）221の出力はゲート219を介して加減
算器217に入力され、レジスタ（A1）215の出力及び後述
するレジスタ（AR）222の出力はゲート220を介して加減
算器217に入力される。

乗算器216の乗算結果はレジスタ（MR）221に格納さ
れ、レジスタ（MR）221の出力はゲート209及びゲート21
9に供給される。また、加減算器217の演算結果はレジス
タ（AR）222に格納され、レジスタ（AR）222の出力はゲ
ート220に供給されるとともに、オーバーフロー（桁あ
ふれ）を防止するためのクリッパ回路223を介してレジ
スタ（SR）224に供給される。レジスタ（SR）224の出力
はゲート218に供給され、また、ある１音についての処
理の演算結果として、内部バス207を介してワークメモ
リ（Ｗ）204に格納される。

上述の演算結果がワークメモリ（Ｗ）204に記憶され
一連の処理が終了すると、同メモリに記憶されたデータ
は、出力レジスタ（OR）225に転送され、同レジスタか
ら第１図のD/A変換器107に出力される。

一方、アドレスオフセットメモリ（Ｔ）205の出力は
レジスタ（TR）226に入力され、同レジスタの出力はサ
ンプリングタイミング毎にインクリメントされるカウン
タ値SCとともに加算器227に入力される。加算器227の演
算結果はレジスタ（EA）228に入力され、同レジスタの
値はアドレスとして遅延用メモリ（Ｅ）106に与えられ
る。また、入力レジスタ（PI）206に格納された残響効
果が付加されるべきデジタル入力楽音信号は、内部バス
207を介してレジスタ（EO）229に供給され、同レジスタ
の出力は遅延用メモリ（Ｅ）106に供給される。ライト
アドレスとリードアドレスの差値により所定量遅延され
変調された遅延用メモリ（Ｅ）106からの出力はレジス
タ（EI）230に出力される。

そして、残響効果が付加され上記レジスタ（EI）230
に格納された楽音信号データは、内部バス207を介して
例えばレジスタ（A0）214、（A1）215に転送され、右チ
ャンネル出力、左チャンネル出力として出力される。

第３図は、第１図の音源104と第１図又は第２図のDSP
105の動作原理ブロック図である。

音源104は、時分割処理に基づく16個の発音チャネル
を有し、各チャネル出力は、乗算器301、302、303によ
って、３種類の重み付けパラメーRLn、LLn、ELn（ｎは
１〜16の各発音チャネル番号を表す）と乗算され、３つ
のグループごとに加算器304〜306で累算される。加算器
304、305及び306の各累算結果は、右チャネルダイレク
ト音Ｒ、左チャネルダイレクト音Ｌ、ペダル効果送り音
Ｅとして、DSP105内のワークメモリ（Ｗ）204（第２図
及び後述する第16図参照）に与えられる。上述の３種類
のパラメータRLn、LLn及びELnは、発音されるキーノー
トに応じて、第１図のROM102に記憶されている後述する
第７図のキーフォローテーブルから与えられる。このキ
ーフォローテーブルでは、後述するように、アコーステ
ィックピアノの弦配置と同様に、左右チャネルダイレク
ト音はキーノートが高いほど右よりに、低いほど左より
に定位されて発音され、共鳴音量はキーノートが高音ほ
ど高めに、低温ほど低めに設定される。

DSP105では、上記音源104からワークメモリ（Ｗ）204
（第２図）にセットされたペダル効果送り音Ｅに対し
て、まず、ビブラート効果付加部307でビブラート効果
が付加され、続いて、そこから出力されるビブラート出
力VOに対して、リバーブ効果付加部308でリバーブ効果
が付加される。そして、リバーブ効果付加部308からの
リバーブ右チャネル出力ROT及びリバーブ左チャネル出
力LOTは、それぞれ加算器309及び310で右チャネルダイ
レクト音Ｒ及び左チャネルダレクト音Ｌと加算され、右
チャネル楽音出力ROUT及び左チャネル楽音出力LOUTとし
て第１図のD/A変換器107に出力される。ここで、リバー
ブ効果付加部308での後述するリバーブタイムRVT、及び
リバーブデプスRVDは、第１図のペダル110の踏み込み量
に応じて連続的に可変制御される。

第４図（ａ）（ｂ）は、第３図のビブラート効果付加
部307の動作原理ブロック図である。同付加部は、第４
図（ａ）のビブラート演算部と、第４図（ｂ）のビブラ
ートアドレス発生部とからなる。

まず、第４図（ａ）のビブラート演算部において、第
３図の音源104から出力されたペダル効果送り音Ｅは、
遅延用メモリ401で遅延され、ビブラート出力VOとして
出力される。ここで、ペダル効果送り音Ｅが遅延用メモ
リ401へ書き込まれる時の書込みアドレスは、後述する
アドレスオフセットメモリ（Ｔ）205に記憶されている
一定値のビブラートライトアドレスオフセットVWに、サ
ンプリングタイミング毎にインクリメントされるカウン
タ値SCが加算されることにより生成される書込みアドレ
スVWAとして与えられる。また、ビブラート出力が遅延
用メモリ401から読み出される時の読出しアドレスは、
次に述べるビブラートアドレス発生部からビブラート効
果を付加されて発生される２つの読出しアドレスVRA1及
びVRA2として与えられる。そして、遅延用メモリ401の
上記２つの読出しアドレスから読み出される２つのメモ
リ出力に対して、加算器402、403と乗算器404を用いて
補間演算が実行されることにより、ビブラート出力が得
られる。

次に、第４図（ｂ）のビブラートアドレス発生部は、
三角波ジェネレータ部404、ローパスフィルタ（LPF）部
405及びビブラートアドレス演算部406から構成される。
そして、三角波ジェネレータ部404から発生される三角
波LFO（低周波発振）出力TRIをLPF部405で平滑化して得
た正弦波状LFO信号SINに基づいて、読出しアドレスVRA1
とVRA2を周期的に変化させ、これらのアドレスで遅延用
メモリ401をアクセスすることによって、低周波変調さ
れたビブラート出力を得ることができる。

三角波ジェネレータ部404においては、各サンプリン
グタイミング毎に、１サンプル遅延部407から前回サン
プリング時の鋸波LFO出力SAWが読み出され、加算器408
において一定のLFOレート対応値RATが順次加算されるこ
とにより、線形に増加する信号値が得られる。このと
き、鋸波LFO出力SAWは一定のビット幅を有しており、そ
の最上位ビット（MSB）を符号ビットとすれば、同出力
の値は、各サンプリングタイミング毎に、値０からRAT
ずつ増加し、正の最大値（最上位ビットが“0"で、それ
以外のビットが“1"の値）に達した次のタイミングでは
負の最小値（全ビットが“1"の値）にジャンプし、そこ
から再び正の最大値に向ってRATずつ線形に増加する。
すなわち、加算器408から出力される鋸波LFO出力SAW
は、負の最小値から正の最大値に向って線形に増加し、
その後、再び負の最小値にジャンプする動作を繰り返す
鋸波状の低周波周期（LFO）信号となる。

更に、加減算器409において、上記鋸波信号SAWが正の
場合にはこの信号値が一定の係数値0.5に加算され、逆
に負の場合にはその鋸波信号が係数値0.5から減算され
る。これにより、加減算器409の出力として、その値
が、負の最小値から正の最大値に向ってRATずつ線形に
増加し、正の最大値に達すると今度は負の最小値に向っ
てRATずつ線形に減少し、負の最小値に達すると再び正
の最大値に向って線形に増加する特性を有する三角波LF
O出力TRIが得られる。

次に、上記三角波LFO出力TRIは、乗算器410、413、加
算器411及び１サンプル遅延部412からなるLPF部405に入
力し、ここで同出力の倍音成分がカットされることによ
り、正弦波状LFO出力SINが得られる。

続いて、この正弦波状LFO出力SINは、ビブラートアド
レス演算部406に入力する。ここでは、基本的に、加算
器415及び416によって、サンプリング周期毎にインクリ
メントされるカウンタ値SCにビブラートリードアドレス
オフセットVRが加算されることにより、前記書込みアド
レスVWAに同期して、それを追いかけるように一定のオ
フセットを保持して変化する読出しアドレスVRA2が生成
される。

そして、加算器415において、上述のように演算され
るアドレス値に、値０を中心として周期的に変化する正
弦波状LFO出力SINが加算されることにより、上記アドレ
ス値に周期的なゆらぎが与えられる。これにより、第４
図（ａ）のビブラート演算部の遅延用メモリ401から、
低周波数の正弦波状LFO出力SINで周波数変調されビブラ
ート効果が付加されたビブラート出力VOが読み出され
る。この場合のビブラート効果の深さの変化幅は、乗算
器414において正弦波状LFO出力SINに乗算されるビブラ
ート深さ係数FMDによって制御される。この係数の値
は、第１図には特には図示していないが、スイッチによ
り演奏者が自由に設定できる。

ここで、周波数変調の精度を高めるために以下のよう
な補間演算が行われる。すなわち、まず、加算器416に
おいてビブラートライトアドレスオフセットVRに基づい
て読出しアドレスVRA2が生成されると共に、加算器417
において、ビブラートライトアドレスオフセットVR＋１
に基づいて、上記アドレスVRA2に＋１したアドレス値を
有する読出しアドレスVRA1が生成される。次に、第４図
（ａ）の減算器402において、遅延用メモリ401の上記２
つの隣接するアドレスVRA2、VRA1から読み出される２つ
の出力の差分値が求められる。そして、乗算器404にお
いて、上記差分値に乗算器414から出力される正弦波状L
FO出力SINの小数部の値VLが乗算されることにより、該
小数値に対応する変化分が演算される。そして、加算器
403において、アドレスVRA2の出力値に上記変化分が加
算されることにより、正確に補間されたビブラート出力
VOが得られる。

なお、ビブラート効果の速さの変化幅は、LFOレート
対応値RATの値で制御されるが、この値は、第１図には
特には図示していないが、スイッチにより演奏者が自由
に設定できる。

第５図は、第３図のリバーブ効果付加部308の動作原
理ブロック図である。この図において、第３図又は第４
図のビブラート効果付加部307から出力されたビブラー
ト出力VOは、直列に接続された＃１と＃２の２段のオー
ルパスフィルタ501、502を介して、並列に接続された＃
１〜＃８の８つのコムフィルタ503〜510に入力される。

まず、ビブラート出力VOは、第１段目のオールパスフ
ィルタ（全域通過フィルタ）501に入力され、ここで、
ビブラート出力VOの遅延成分が増加させられ、多数の遅
延成分を有する出力信号AO1として第２段目のオールパ
スフィルタ502に出力される。

オールパスフィルタ502では、遅延成分が増加された
信号AO1の遅延成分が更に増加させられ、その結果得ら
れる出力信号AO2が、複数の並列に接続された＃１〜＃
８のコムフィルタ503〜510に出力される。

この実施例では、残響付加用のコムフィルタ503〜510
の前段に設けるオールパスフィルタとして、２個のオー
ルパスフィルタ501と502を挿入した例について示した
が、勿論この数や接続方法には限定されず、１つあるい
は３つ以上でもよい。この場合、本発明者によってなさ
れた実験によれば、オールパスフィルタを２段直列に挿
入した場合が最も良い効果を得ることができた。

このオールパスフィルタ501、502は、例えば501につ
き第５図に示されるように、遅延素子529、乗算器530、
531及び加算器532、533により構成されている。このよ
うにオールパスフィルタ501、502は、遅延素子529を挟
んで出力側は係数0.5が乗算される乗算器530を介してフ
ィードバックされ、入力側も係数0.5が乗算される乗算
器531を介してフィードフォワードされる構造となって
いるため、オールパスフィルタ501、502に信号が入力さ
れると、その入力信号を基に多数の遅延成分が出力され
る。なお、オールパスフィルタ501、502の構成は上述の
構成に限られるものではなく、他のタイプのオールパス
フィルタを各々適用してもよい。

上述のオールパスフィルタ502の出力信号データAO2
は、＃１〜＃８の８つ並列に設けられたコムフィルタ50
3〜510に入力されている。このコムフィルタ503〜510
は、例えば503につき第５図に示されるように、遅延素
子534、乗算器535及び加算器536により構成される。各
コムフィルタ503〜510からは、前述の信号データAO2が
各遅延素子534で異なるオフセットアドレス（後述す
る）に対応する分だけ遅延され、また、入力への帰還量
が各乗算器535に与えられる共通のリバーブタイムRVTに
対応して決定された、左右２チャンネルの出力信号CLOi
及びCROi（１≦ｉ≦８）が出力される。

そして、コムフィルタ右チャネル用出力CRO1、CRO2、
・・・、CRO8は、乗算器511〜518において共通のリバー
ブデプスRVDで重み付けされた後に累算器527で累算さ
れ、リバーブ右チャネル出力ROTとして第３図の加算器3
09に出力される。同様に、左チャンネルコムフィルタ出
力CLO1、CLO2、・・・、CLO8も、乗算器519〜526におい
て共通のリバーブデプスRVDで重み付けされた後に累算
器528で累算され、リバーブ左チャネル出力として第３
図の加算器310に出力される。

ここで、コムフィルタ503〜510に供給されるリバーブ
タイムRVT及び乗算器511〜526に供給されるリバーブデ
プスRVDは、後述するように、第１図のペダル110の踏み
込み量によって可変され、これにより異なる残響効果が
得られる。

以上のようにして得られたリバーブ右チャネル出力RO
T及びリバーブ左チャネル出力LOTは、それぞれ加算器30
9及び310で右チャネルダイレクト音Ｒ及び左チャネルダ
イレクト音Ｌと加算され、右チャネル楽音出力及び左チ
ャネル楽音出力として第１図のD/A変換器107に出力され
る。

以上、第１図〜第５図の構成の実施例の具体的な動作
につき順次説明する。

まず、第１図のCPU101の動作につき、第６図の動作フ
ローチャートに基づき説明する。なお、第６図の動作
は、第１図のCPU101が、ROM102に記憶されたプログラム
をRAM103をワークメモリにして実行する処理として実現
される。この場合、CPU101は、第６図（ａ）〜（ｃ）の
各タイマ処理を、タイマ割込みによって一定時間毎に実
行する。

始めに、第６図（ａ）のタイマ１処理につき説明す
る。ここでは、音源104に対する発音開始指示及び各種
重み付けパラメータの設定等が行われる。

まず、鍵盤108からインタフェース回路109及びバス11
4を介して、鍵盤情報が読み込まれる（ステップS60
1）。

次に、鍵盤情報が前回読込み時から変化しているか否
かが判定される（ステップS602）。

変化していなければ何も処理を行わず、タイマ１処理
を終了する。

鍵盤情報に変化が生じていれば、その変化が鍵の押鍵
操作によるものか否かが判定される（ステップS603）。

押鍵操作によるものである場合、まず、16の発音チャ
ネル（前記第３図の説明参照）から空いているチャネル
が選択され、押鍵チャネル“n"とされる（ステップS60
4）。

続いて、押鍵チャネル“n"に対応するRAM103上の変数
であるゲートフラグKO_nに“1"が設定される。このフラ
グは、16発音チャネル分が設けられ、その値が“1"な
ら、その発音チャネルが押鍵状態であることを示してい
る。また、押鍵チャネル“n"に対応するRAM103上の変数
であるキーノートKN_nに、押鍵された鍵に対応するキー
ノートが設定される（以上、ステップS606）。このキー
ノートKN_nも、16発音チャネル分が設けられている。次
に、キーノートKN_nに対応する右チャネルパンニング用
重み付けパラメータRLn、左チャネルパンニング用重み
付けパラメータLLn及び共鳴音量用重み付けパラメータE
Lnが、ROM102内のキーフォローテーブルから読み出さ
れ、RAM103に設定される（ステップS606）。第７図にRO
M102に記憶されているキーフォローテーブルの変換特性
の一例を示す。同図（ａ）は、右チャネルパンニング用
キーフォローテーブルであり、キーノートKN_nが高音キ
ーを示すほど、値の大きな右チャネルパンニング用重み
付けパラメータRLnが出力される。同図（ｂ）は、左チ
ャネルパンニング用キーフォローテーブルであり、キー
ノートKN_nが高音キーを示すほど、値の小さな左チャネ
ルパンニング用重み付けパラメータLLnが出力される。
更に、同図（ｃ）は、共鳴音量用キーフォローテーブル
であり、キーノートKN_nが高音キーを示すほど、値の大
きな共鳴音量用重み付けパラメータELnが出力される。

そして、以上のようにしてRAM103に設定されたキーノ
ートKN_n、右チャネルパンニング用重み付けパラメータR
Ln、左チャネルパンニング用重み付けパラメータLLn及
び共鳴音量用重み付けパラメータELn、音源104に転送さ
れる（ステップS607）。

音源104は、各発音チャネル毎に既存のディジタル信
号処理技術によるディジタル楽音信号の生成を時分割で
行う。そして、各発音チャネル出力は、乗算器301、30
2、303によって、CPU101から上述の処理により転送され
てきた３種類の重み付けパラメータRLn、LLn、ELnと乗
算され、３つのグループごとに加算器304〜306で累算さ
れ、それぞれ、右チャネルダイレクト音Ｒ、左チャネル
ダイレクト音Ｌ及びペダル効果送り音Ｅとして出力され
る。

ここで、上述の３種類のパラメータRLn、LLn及びEL
n、発音されるキーノートKN_nに応じて、第７図のキーフ
ォローテーブルの変換特性に基づいて与えられる。この
特性により、アコースティックピアノの弦配置と同様
に、左右チャネルダイレクト音はキーノートが高いほど
右よりに、低いほど左よりに定位されて発音され、共鳴
音量はキーノートが高音ほど高めに、低音ほど低めに設
定されることになる。

一方、ステップS603において、鍵情報の変化が押鍵操
作によるものでなく離鍵操作によるものであると判定さ
れた場合、離鍵された鍵のキーノートがRAM103に登録さ
れている押鍵中の各発音チャネルのキーノートKN_nと比
較されることによって、離鍵チャネル“n"が検索される
（ステップS608）。

そして、そのチャネルに対応するRAM103上のゲートフ
ラグKO_nが“0"に設定され、音源104に対して離鍵指示が
なされる（ステップS609）。

次に、第６図（ｂ）のタイマ２処理につき説明する。
ここでは、音源104に対するエンベロープデータの設定
が行われる。

ここでは、まず、RAM103に設定されたゲートフラグKO
_n（第６図（ａ）のステップS605参照）と、A/D変換器11
1及びバス114を介して入力されるペダル110の踏み込み
量を示すペダルデータPDとに基づいて、楽音の音量・音
色を制御するためのエンベロープデータが計算される
（ステップS610）。すなわち、ゲートフラグKO_nが新た
に“1"となった発音チャネルについてエンベロープデー
タの作成が開始され、そのときの発音開始から消音まで
のアタック、ディケイ、サスティーン、リリースの各区
間に対応するレート値と目標レベルとからなるエンベロ
ープデータの各値が、ペダルデータに基づいて可変制御
される。

そして、このようにして得られたエンベロープデータ
が音源104に転送される（ステップS611）。

音源104は、これに基づいてエンベロープ信号を発生
し、生成される楽音の音量又は音色のエンベロープを制
御する。

続いて、第６図（ｃ）のタイマ３処理について説明す
る。ここでは、DSP105に対するリバーブデプスRVD及び
リバーブタイムRVTの設定が行われる。

まず、A/D変換器111からペダル110の踏み込み量が、R
AM103上の変数であるペダルデータPDとして読み込まれ
る（ステップS612）。

そして、このペダルデータPDが、前回読込み時から変
化しているか否かが判定される（ステップS613）。

変化していなければ何も処理は行わず、タイマ３処理
を終了する。

ペダルデータPDに変化が生じていれば、その値に応じ
てROM102上のリバーブ用テーブルがアクセスされ、対応
するリバーブデプスRVD及びリバーブタイムRVTが読み出
され、RAM103に設定される（ステップS614）。第８図に
リバーブ用テーブルの変換特性の一例を示す。

そして、このようにして得られたリバーブデプスRVD
及びリバーブタイムRVTが、DSP105内の係数メモリ
（Ｐ）203（第２図及び後述する第15図参照）に転送さ
れる（ステップS615）。

ここで、リバーブデプスRVD及びリバーブタイムRVT
は、第５図で説明しように、コムフィルタ503〜510及び
乗算器511〜526に供給され、これらが第８図に示される
テーブル特性に基づいてペダル110の踏み込み量によっ
て可変されることにより、異なる残響効果が得られる。
すなわち、ペダル110の踏み込み量が大きいほど、残響
が深くかかり、残響時間も長くなる。勿論、この特性
は、任意に変更することが可能である。

次に、第１図、第２図又は第３図のDSP105の動作につ
き、第９図〜第14図の動作フローチャートに基づき説明
する。なお、これらの動作は、第１図又は第２図のDSP1
05が、プログラムメモリ201に記憶されたマイクロプロ
グラムを実行する処理として実現される。

また、各動作フローチャートで、例えばＰ（RAT）
は、第２図の係数メモリ（Ｐ）203に格納されており、
名称がRATの係数（定数）の内容を示すものとする。同
様に、例えばＷ（SAW）Ｔ（VW）は、各々第２図のワー
クメモリ（Ｗ）204及びアドレスオフセットメモリ
（Ｔ）205に格納されており、名称がSAW、VWの変数（定
数でもよい）の内容を示すものとする。ここで、各メモ
リに格納されている係数（定数）又は変数の各メモリ上
でのアドレスと名称及び内容は、第15図〜第17図に示さ
れる通りである。更に、Ｅ（EA）は、第２図の遅延用メ
モリ（Ｅ）106のレジスタ（EA）228のアドレス値で指定
されるアドレスの内容を示すものとする。

まず、第９図〜第11図の動作フローチャートを用い
て、第３図又は第４図のリバーブ効果付加部308の機能
を実現するための、第１図又は第２図のDSP105の動作に
つき説明する。

第９図は、第４図（ｂ）の三角波ジェネレータ部404
の機能を実現するために、第１図又は第２図のDSP105に
よって実行される処理動作を示すものである。

まず、ワークメモリ（Ｗ）204から鋸波LFO出力SAWの
内容（第16図参照）が読み出され、レジスタ（A0）214
にセットされる（ステップS901）。なお、この値の初期
値は任意の値でよい。

次に、係数メモリ（Ｐ）203からLFOレート対応値RAT
の内容（第15図参照）が読み出されて、レジスタ（A1）
215にセットされる（ステップS902）。

次いで、加減算器217で、上記レジスタ（A0）214の値
とレジスタ（A1）215の値とが加算され、その加算結果
がレジスタ（AR）222に得られ、その内容が更にレジス
タ（SR）224に格納される（ステップS903）。これによ
り、第４図（ｂ）の加算器408の機能と等価な処理が実
現される。

これと共に、係数メモリ（Ｐ）203に記憶されている
定数0.5（第15図参照）がレジスタ（A0）214に格納され
る（同じくステップS903）。

続いて、レジスタ（AR）222に得られた加算結果の符
号が判定される（ステップS904）。

このステップS904で、レジスタ（AR）222の内容が正
の値を有すると判定されたなら、レジスタ（SR）224の
内容（＝レジスタ（AR）222の内容）が新たなLFO出力SA
Wとしてワークメモリ（Ｗ）204に格納されると共に、加
減算器217で、レジスタ（A0）214に格納されている定数
0.5にレジスタ（AR）222の内容が加算され、その加算結
果が新たにレジスタ（AR）222に得られる（ステップS90
5）。

一方、ステップ904において、レジスタ（AR）222の内
容が負の値を有すると判定されたなら、レジスタ（SR）
224の内容（＝レジスタ（AR）222の内容）が新たな鋸波
LFO出力SAWとしてワークメモリ（Ｗ）204に格納される
と共に、加減算器217において、レジスタ（A0）214に格
納されている定数0.5からレジスタ（AR）222の内容が減
算され、その加算結果が新たにレジスタ（AR）222に得
られる（ステップS906）。

以上の動作により、第４図（ｂ）の加減算器409の機
能と等価な処理が実現される。

このようにしてレジスタ（AR）222に得られた値は、
レジスタ（SR）224に移された後に、三角波LFO出力TRI
としてワークメモリ（Ｗ）204（第16図参照）に格納さ
れる（ステップS907）。

次に第10図は、第４図（ｂ）のLPF部405の機能を実現
するために、第１図又は第２図のDSP105によって実行さ
れる処理動作を示すものである。

まず、係数メモリ（Ｐ）203のLFO用フィルタ係数Ｇ
（第15図参照）が、レジスタ（M0）212に読み出され
る。また、前述の第９図の処理によりワークメモリ
（Ｗ）204に格納された三角波LFO出力TRIの内容がレジ
スタ（M1）213に読み出される（ステップS1001）。

そして、乗算器216において、上記レジスタ（M0）212
の値とレジスタ（M1）213の値とが乗算され、その乗算
結果がレジスタ（MR）221に得られる（ステップS100
2）。これにより、第４図（ｂ）の乗算器410の機能と等
価な処理が実現される。

これと共に、係数メモリ（Ｐ）203のLFO用フィルタ係
数１−Ｇ（値１から値Ｇを減算した値）がレジスタ（M
0）212に読み出され、また、ワークメモリ（Ｗ）204上
の正弦波状LFO出力SIN（第16図参照）がレジスタ（M1）
213に読み出される（同じくステップS1002）。

次に、レジスタ（MR）221に得られている三角波LFO出
力TRIに係数Ｇを乗算した結果が加減算器217を介してレ
ジスタ（AR）222に移される（ステップS1003）。

また、乗算器216において、ステップS1002でセットさ
れたレジスタ（M0）212の値とレジスタ（M1）213の値と
が乗算され、その乗算結果がレジスタ（MR）221に得ら
れる（同じくステップS1003）。これにより、第４図
（ｂ）の乗算器413の機能と等価な処理が実現される。

続いて、加減算器217で、レジスタ（AR）222の値とレ
ジスタ（MR）221の値とが加算され、その加算結果が新
たにレジスタ（AR）222にセットされる（ステップS100
4）。この内容は、更にレジスタ（SR）224に格納される
（ステップS1005）。これにより、第４図（ｂ）の加算
器411の機能と等価な処理が実現される。

このようにしてレジスタ（SR）224に得られた値は、
新たな正弦波状LFO出力SINとしてワークメモリ（Ｗ）20
4に格納される（ステップS1006）。

次に第11図は、第４図（ｂ）のビブラートアドレス演
算部406及び第４図（ａ）のビブラート演算部の機能を
実現するために、第１図又は第２図のDSP105によって実
行される処理動作を示すものである。

まず、第３図で説明したように、音源104で生成さ
れ、DSP105内のワークメモリ（Ｗ）204（第２図）に格
納されたペダル効果送り音Ｅ（第16図参照）がレジスタ
（EO）229に読み出される。また、加算器227で、サンプ
リングタイミング毎に制御回路202から発生されるカウ
ンタ値SCに、アドレスオフセットメモリ（Ｔ）205から
読み出されたビブラートライトアドレスオフセットVW
（第17図参照）が加算され、この加算値が書込みアドレ
スVWAとしてレジスタ（EA）228にセットされる（ステッ
プS1101）。

次に、レジスタ（EO）229に読み出されたペダル効果
送り音Ｅが、遅延用メモリ（Ｅ）106上のレジスタ（E
A）228にセットされた書込みアドレスVWAに書き込まれ
る（ステップS1102）。これにより、第４図（ａ）にお
いてペダル効果送り音Ｅが遅延用メモリ401へ書き込ま
れる機能と等価な処理が実現される。

次いで、係数メモリ（Ｐ）203に記憶されているビブ
ラート深さ係数FMDがレジスタ（M0）212に読み出され
る。また、前述の第10図の処理によりワークメモリ
（Ｗ）204に得られた正弦波状LFO出力SINがレジスタ（M
1）213に読み出される（ステップS1103）。

そして、乗算器216において、上述のレジスタ（M0）2
12の値とレジスタ（M1）213の値とが乗算され、その乗
算結果がレジスタ（MR）221に得られる（ステップS110
4）。これにより、第４図（ｂ）の乗算器414の機能と等
価な処理が実現される。

次に、上記レジスタ（MR）221に得られた乗算結果の
整数部（上述ビット）が、加減算器217及びレジスタ（A
R）222を介してレジスタ（LF）231に格納される。ま
た、上記レジスタ（MR）221の値は、ワークメモリ
（Ｗ）204のアドレス08に補間用LFOデータVLとして格納
される（第16図参照）（以上、ステップS1105）。

続いて、加算器227で、サンプリングタイミング毎に
制御回路202から発生されるカウンタ値SCに、レジスタ
（LF）231に読み出された上記乗算結果の整数部が加算
されて、一旦、レジスタ（ER）232に保持され、更に、
同じく加算器227で、上記レジスタ（ER）232の値にアド
レスオフセットメモリ（Ｔ）205から読み出されたビブ
ラートリードアドレスオフセットVR（第17図参照）が加
算され、この加算値が読出しアドレスVRA2としてレジス
タ（EA）228にセットされる（ステップS1106）。これに
より、第４図（ｂ）の加算器415及び416の機能と等価な
処理が実現される。

そして、上述のようにレジスタ（EA）228にセットさ
れた読出しアドレスVRA2で遅延用メモリ（Ｅ）106がア
クセスされ、そのアドレスから前回以前のサンプリング
タイミングで書き込まれた波形データ（ステップS1102
参照）が読み出され、レジスタ（EI）230に格納される
（ステップS1107）。これにより、第４図（ａ）の遅延
用メモリ401のアドレスVRA2からデータが読み出される
機能と等価な処理が実現される。

更に、加算器227で、サンプリングタイミング毎に制
御回路202から発生されるカウンタ値SCに、レジスタ（L
F）231に読み出されている前述の乗算結果の整数部が加
算されて、一旦、レジスタ（ER）232に保持され、更
に、同じく加算器227で、上記レジスタ（ER）232の値に
アドレスオフセットメモリ（Ｔ）205から読み出された
ビブラートリードアドレスオフセットVR＋１（第17図参
照）が加算され、この加算値が読出しアドレスVRA1とし
てレジスタ（EA）228にセットされる（同じくステップS
1107）。これにより、第４図（ｂ）の加算器415及び417
の機能と等価な処理が実現される。

そして、ステップS1107でレジスタ（EI）230に得られ
ているアドレスVRA2からの出力値がレジスタ（A0）214
に退避された後、上述のようにレジスタ（EA）228にセ
ットされた読出しアドレスVRA1で遅延用メモリ（Ｅ）10
6がアクセスされ、そのアドレスから前回以前のサンプ
リングタイミングで書き込まれた波形データ（ステップ
S1102参照）が読み出され、レジスタ（EI）230に格納さ
れる（ステップS1108）。これにより、第４図（ａ）の
遅延用メモリ401のアドレスVRA1からデータが読み出さ
れる機能と等価な処理が実現される。

このようにしてレジスタ（EI）230に得られたアドレ
スVRA1からの出力はレジスタ（A1）215に格納される
（ステップS1109）。

次に、加減算器217において、上述のようにレジスタ
（A1）215に格納されたアドレスVRA1からの出力値か
ら、レジスタ（A0）214に格納されたアドレスVRA2から
の出力値が減算され、その減算結果がレジスタ（AR）22
2に得られる（S1110）。これにより、第４図（ａ）の減
算器402の機能と等価な処理が実現される。

このレジスタ（AR）222の内容は、更にレジスタ（S
R）224に格納される（ステップS1111）。

また、ステップS1105の処理でワークメモリ（Ｗ）204
に格納された補間用LFOデータVLの小数部（下位ビッ
ト）がレジスタ（M0）212に読み出される（同じくステ
ップS1111）。

そして、乗算器216において、上記レジスタ（M0）212
の値とレジスタ（SR）224に得られた差分値とが乗算さ
れ、その乗算結果がレジスタ（MR）221に得られる（ス
テップS1112）。これにより、第４図（ａ）の乗算器404
の機能と同様の処理が実現される。

これと共に、ステップS1108においてレジスタ（A0）2
14に格納されたアドレスVRA2からの出力値がレジスタ
（A1）215に移される（ステップS1112）。

そして、加減算器217において、前記レジスタ（MR）2
21の値と上記レジスタ（A1）215の値とが加算されて、
その加算結果がレジスタ（AR）222に得られる（ステッ
プS1113）。これにより、第４図（ａ）の加算器403の機
能と等価な処理が実現される。

そして、レジスタ（AR）222に得られた加算結果は、
ワークメモリ（Ｗ）204のアドレス09にビブラート出力V
Oとして格納される（第16図参照）（ステップS1114）。

以上のように、第１図又は第２図のDSP105が、第９図
〜第11図の動作フローチャートで示される処理のプログ
ラムをサンプリングタイミング毎に繰り返すことによ
り、第３図又は第４図のビブラート効果付加部307の機
能が実現される。

次に、第12図〜第14図の動作フローチャートを用い
て、第３図又は第５図のリバーブ効果付加部308の機能
を実現するための、第１図又は第２図のDSP105の動作に
つき説明する。

第12図は、第５図のオールパスフィルタ501の機能を
実現するために、第１図又は第２図のDSP105によって実
行される処理動作を示すものである。

まず、加算器227で、サンプリングタイミング毎に制
御回路202から発生されるカウンタ値SCに、アドレスオ
フセットメモリ（Ｔ）205から読み出されたオールパス
フィルタ501のリードアドレスオフセットAR1（第17図参
照）が加算され、この加算値がアドレス値としてレジス
タ（EA）228にセットされる（ステップS1201）。

次に、上述のようにレジスタ（EA）228にセットされ
たアドレス値で遅延用メモリ（Ｅ）106がアクセスさ
れ、そのアドレスから前回のサンプリングタイミングで
書き込まれた波形データが読み出され、レジスタ（EI）
230に格納される（ステップS1202）。

次いで、レジスタ（EI）230に格納された上述の波形
値が、レジスタ（M1）213及びレジスタ（A0）214に転送
される。これと共に、係数値0.5が係数メモリ（Ｐ）203
から読み出され、レジスタ（M0）212にセットされる
（以上、ステップS1203）。

そして、乗算器216において、上述の係数値0.5がセッ
トされたレジスタ（M0）212の値と、遅延用メモリ
（Ｅ）106からの波形値がセットされたレジスタ（M1）2
13の値とが乗算され、その値がレジスタ（MR）221にセ
ットされる（ステップS1204）。

以上のステップS1201〜S1204の動作によって、第５図
のオールパスフィルタ501において、遅延素子529から１
サンプリング周期前の波形値が読み出され、乗算器530
で乗算係数0.5が乗算される機能と等価な処理が実現さ
れる。

これと共に、ワークメモリ（Ｗ）204から、前述のビ
ブラート効果付加部307での処理によって生成されたビ
ブラート出力VOが読み出され、レジスタ（A1）215にセ
ットされる（同じくステップS1204）。

次に、加減算器217において、上述のレジスタ（A1）2
15にセットされたビブラート出力VOの値に、前述の乗算
値がセットされているレジスタ（MR）221の値が加算さ
れ、この加算値がレジスタ（AR）222にセットされる
（ステップS1205）。そして、このレジスタの加算結果
が、出力用のレジスタ（SR）224に移される（ステップS
1206）。これにより、第５図のオールパスフィルタ501
の加算器532の機能と等価な処理が実現される。

続いて、上記レジスタ（SR）224の値がレジスタ（E
O）229へ格納される。また、加算器227において、サン
プリングカウンタ値SCにアドレスオフセットメモリ
（Ｔ）205から読み出されたオールパスフィルタ501のラ
イトアドレスオフセットAW1が加算されて、レジスタ（E
A）228にセットされる（ステップS1207）。

これと共に、乗算器216で、係数値0.5がセットされて
いるレジスタ（M0）212の値とステップS1206でセットさ
れたレジスタ（SR）224の値とが乗算され、その値がレ
ジスタ（MR）221にセットされる（同じくステップS120
7）。これにより、第５図のオールパスフィルタ501の乗
算器531での処理と等価な処理が実現される。

更に、前記ステップS1203でレジスタ（A0）に格納さ
れた遅延用メモリ（Ｅ）106からの前回のサンプリング
タイミングの波形データが、レジスタ（A1）215に移さ
れる（同じくステップS1207）。

次に、ステップS1207でレジスタ（EO）229に設定され
た値が、ステップS1207で演算されレジスタ（EA）228に
格納されている値をアドレスとして、遅延用メモリ
（Ｅ）106に格納される（ステップS1208）。これによ
り、第５図のオールパスフィルタ501の加算器532の出力
が遅延素子529に格納される機器と等価な処理が実現さ
れる。

また、加減算器217において、ステップS1207でレジス
タ（A1）215に設定された波形データから、同じくレジ
スタ（MR）221に得られた乗算結果が減算され、その結
果がレジスタ（AR）222に格納され（同じくステップS12
08）、更に、そのレジスタ値が出力用のレジスタ（SR）
224に移される（ステップS1209）。これにより、第５図
のオールパスフィルタ501の加算器533での機能と等価な
処理が実現される。

最後に、上述のレジスタ（SR）224に得られた出力結
果が、データAO1としてワークメモリ（Ｗ）204に格納さ
れる（ステップS1210）。これにより、第５図のオール
パスフィルタ501の出力信号AO1が得られる。

以上のように、第１図又は第２図のDSP105が、第12図
の動作フローチャートで示される処理のプログラムをサ
ンプリングタイミング毎に繰り返すことにより、第５図
のオールパスフィルタ501の機能が実現される。

次に、第５図のオールパスフィルタ502の機能を実現
するためには、DSP105が、オールパスフィルタ502の出
力AO1に対して、第12図の動作フローチャートと同様の
処理のプログラムを実行すればよく、これにより、ワー
クメモリ（Ｗ）204に出力信号AO2が得られる（第16図参
照）。

続いて、第13図は、第５図のコムフィルタ503の機能
を実現するために、第１図又は第２図のDSP105によって
実行される処理動作を示すものである。

まず、加算器227で、サンプリングタイミング毎に制
御回路202から発生されるカウンタ値SCに、アドレスオ
フセットメモリ（Ｔ）205から読み出されたコムフィル
タ503の右チャンネルリードアドレスオフセットCRR1
（第17図参照）が加算され、この加算値がアドレス値と
してレジスタ（EA）228にセットされる（ステップS130
1）。

次に、上述のようにレジスタ（EA）228にセットされ
たアドレス値で遅延用メモリ（Ｅ）106がアクセスさ
れ、そのアドレスから前回のサンプリングタイミングで
書き込まれた波形データが読み出され、レジスタ（EI）
230に右チャネル用の波形データとして格納される（ス
テップ1302）。

次いで加算器227で、サンプリングタイミング毎に制
御回路202から発生されるカウンタ値SCに、アドレスオ
フセットメモリ（Ｔ）205から読み出されたコムフィル
タ503の左チャンネルリードアドレスオフセットCLR1が
加算され、この加算値がアドレス値としてレジスタ（E
A）228にセットされる（ステップS1303）。

また、ステップS1302でレジスタ（EI）230にセットさ
れた右チャネル用の波形データがレジスタ（M0）212に
移されると共に、ワークメモリ（Ｗ）204の第16図に示
されるアドレス0Cにコムフィルタ503の右チャネル用出
力CRO1として格納される（同じくステップS1303）。こ
れにより、第５図のコムフィルタ503の遅延素子534から
右チャネル用出力CRO1が出力される機能と等価な処理が
実現される。

更に、係数メモリ（Ｐ）203からリバーブタイムRVTが
読み出され（第15図参照）、レジスタ（M1）213にセッ
トされる（同じくステップS1303）。

次に、ステップS1303でレジスタ（EA）228にセットさ
れた左チャネル用のアドレス値で遅延用メモリ（Ｅ）10
6がアクセスされ、そのアドレスから前回のサンプリン
グタイミングで書き込まれた波形データが読み出され、
レジスタ（EI）230に左チャネル用の波形データとして
格納される（ステップS1304）。

次いで、乗算器216で、ステップS1303でレジスタ（M
0）212にセットされた右チャネル用の波形データと、同
じくレジスタ（M1）213にセットされたリバーブタイムR
VTとが乗算され、その乗算結果がレジスタ（MR）221に
格納される（ステップS1304）。これにより、第５図の
コムフィルタ503の乗算器535の機能と等価な処理が実現
される。

これと共に、ワークメモリ（Ｗ）204に格納されてい
るオールパスフィルタ502（第５図）の出力AO2がレジス
タ（A1）215に読み出される（同じくステップS1304）。

次に、ステップS1304でレジスタ（EI）230にセットさ
れた左チャネル用の波形データが、ワークメモリ（Ｗ）
204の第16図に示されるアドレス14にコムフィルタ503の
左チャネル用出力CLO1として格納される（ステップS130
5）。これにより、第５図のコムフィルタ503の遅延素子
534から左チャネル用出力CLO1が出力される機能と等価
な処理が実現される。

また、加減算器217において、ステップS1304でレジス
タ（MR）221に得られた乗算結果と、ステップS1304でレ
ジスタ（A1）215に格納されたオールパスフィルタ502の
出力AO2が加算され、その加算結果がレジスタ（AR）222
に得られる（ステップS1305）。そして、そのレジスタ
値が出力用のレジスタ（SR）224に格納される（ステッ
プS1306）。これにより、第５図のコムフィルタ503の加
算器536の機能と等価な処理が実現される。

続いて、加算器227において、サンプリングカウンタ
値SCにアドレスオフセットメモリ（Ｔ）205から読み出
されたコムフィルタ503のライトアドレスオフセットCW1
が加算されて、レジスタ（EA）228にセットされる。ま
た、レジスタ（SR）224に格納された前述の加算結果が
レジスタ（EO）229へ格納される（ステップS1307）。

そして、上記レジスタ（EO）229に設定された値が、
上記レジスタ（EA）228に格納された値をアドレスとし
て、遅延用メモリ（Ｅ）106に格納される（ステップS13
08）。これにより、第５図のコムフィルタ503の加算器5
36の出力が遅延素子534に格納される機能と等価な処理
が実現される。

以上のように、第１図又は第２図のDSP105が、第13図
の動作フローチャートで示される処理のプログラムをサ
ンプリングタイミング毎に繰り返すことにより、第５図
のコムフィルタ503の機能が実現される。

次に、第５図の他のコムフィルタ504〜510の機能を実
現するためには、DSP105が、オールパスフィルタ502の
出力AO2に対して、第13図の動作フローチャートと同様
の処理のプログラムを実行すればよく、これにより、ワ
ークメモリ（Ｗ）204に各コムフィルタ右チャネル用出
力CRO2〜CRO8及び同じく左チャネル用出力CLO2〜CLO8が
得られる（第16図参照）。

最後に、第14図は、第５図の乗算器511〜518及び累算
器527による累算機能を実現するために、第１図又は第
２図のDSP105によって実行される処理動作を示すもので
ある。

まず、係数メモリ（Ｐ）203から各コムフィルタから
の各チャネル出力に掛けられる重み付け係数に相当する
リバーブデプスRVDが読み出され、レジスタ（M0）212に
セットされる。また、ワークメモリ（Ｗ）204から、第1
3図の動作フローチャートに基づいて求まっているコム
フィルタ503の右チャネル用出力CRO1が読み出され、レ
ジスタ（M1）213にセットされる（以上、ステップS140
1）。

次に、乗算器216で、レジスタ（M0）212にセットされ
たリバーブデプスRVDと、レジスタ（M1）213にセットさ
れたコムフィルタ503の右チャネル用出力CRO1とが乗算
され、その乗算結果がレジスタ（MR）221にセットされ
る（ステップS1402）。これにより、第５図の乗算器511
の機能と等価な処理が実現される。

また、ワークメモリ（Ｗ）204から、コムフィルタ504
の右チャネル用出力CRO2がレジスタ（M1）213に読み出
される（同じくステップS1402）。

続いて、レジスタ（MR）221の内容がレジスタ（AR）2
22に移された後に、乗算器216で、上記レジスタ（M1）2
13にセットされたコムフィルタ504の右チャネル用出力C
RO2に、レジスタ（M0）212にセットされているリバーブ
デプスRVDが乗算され、その乗算結果がレジスタ（MR）2
21に得られる（ステップS1403）。これにより、第５図
の乗算器512の機能と等価な処理が実現される。

以下、第５図の各コムフィルタ505〜510の右チャネル
用出力CRO3〜CRO8についても、同様にしてリバーブデプ
スRVDが乗算される。そして、レジスタ（MR）221に得ら
れた各乗算結果は、加減算器217において、レジスタ（A
R）222に得られている累算値に順次累算され、新たなレ
ジスタ（AR）222の値とされる（ステップS1404〜S141
0）。このようにして、第５図の乗算器513〜518の機能
及び累算器527の機能と等価な処理が実現される。

コムフィルタ503〜510の各右チャネル用出力CRO1〜CR
O8にリバーブデプスRVDが重み付けがなされ、それらの
累算結果がレジスタ（AR）222に得られたら、その内容
が出力用のレジスタ（SR）224に移され（ステップS141
1）、レジスタ（SR）224の内容がワークメモリ（Ｗ）20
4の第16図のアドレス1Dにリバーブ右チャネル出力ROTと
して格納される（ステップS1412）。

そして、このリバーブ右チャネル出力ROTは、信号出
力用のレジスタ（OR）225に設定されることにより、第
３図のリバーブ効果付加部308からのリバーブ右チャネ
ル出力ROTとして出力される（ステップS1413）。

以上のように、第１図又は第２図のDSP105が、第14図
の動作フローチャートで示される処理のプログラムをサ
ンプリングタイミング毎に繰り返すことにより、第５図
の乗算器511〜518及び累算器527による累算機能が実現
される。

次に、第５図の乗算器519〜526及び累算器528による
累算機能を実現するためには、DSP105が、コムフィルタ
503〜510の各左チャネル用出力CLO1〜CLO8に対して、第
14図の動作フローチャートと同様の処理のプログラムを
実行すればよく、これにより、ワークメモリ（Ｗ）204
の第16図のアドレス1Eにリバーブ左チャネル出力LOTが
得られ、信号出力用のレジスタ（OR）225に設定される
ことにより、第３図のリバーブ効果付加部308からのリ
バーブ左チャネル出力LOTとして出力される。

以上のように、第１図又は第２図のDSP105が、第12図
〜第14図の動作フローチャートで示される処理のプログ
ラムをサンプリングタイミング毎に繰り返すことによ
り、第３図又は第５図のリバーブ効果付加部308の機能
が実現される。

最後に、第３図の加算器309及び310の機能を実現する
ための、第１図又は第２図のDSP105の動作につき説明す
る。

すなわち、第２図のDSP105で、まず、前述のように、
音源104からDSP105内のワークメモリ（Ｗ）204に得られ
ている右チャネルダイレクト音Ｒがレジスタ（A0）214
に読み出され、前述の第14図の処理により同じくワーク
メモリ（Ｗ）204に得られたリバーブ右チャネル出力ROT
がレジスタ（A1）215に読み出される。そして、加減算
器217において、両レジスタの内容が加算され、その加
算結果がレジスタ（AR）222及びレジスタ（SR）224を介
してワークメモリ（Ｗ）204のアドレス1Fに右チャネル
楽音出力ROUTとして格納された後、出力レジスタ（OR）
225に転送され、同レジスタから第１図のD/A変換器107
に出力される。これにより、第３図の加算器309の機能
と等価な処理が実現される。

左チャネルに対しても同様にして、ワークメモリ
（Ｗ）204上の音源104からの左チャネルダイレクト音Ｌ
とリバーブ左チャネル出力LOTと加減算器217で加算さ
れ、その加算結果がワークメモリ（Ｗ）204のアドレス2
0に左チャネル楽音出力LOUTとして格納された後、出力
レジスタ（OR）225に転送され、同レジスタから第１図
のD/A変換器107に出力される。これにより、第３図の加
算器310の機能と等価な処理が実現される。

〔発明の効果〕

本発明によれば、残響音発生手段において共鳴音を発
生するために合成される各楽音発生チャンネルからの原
楽音信号にそのキーノートが大きくなるにつれてレベル
が大きくなるような重み付けがなされることにより、ア
コースティックピアノのペダルと同様に、押鍵されたキ
ーノートによって異なる音量の共鳴音を付加することが
可能となる。

従って、よりリアルで心地よいペダル効果を得ること
が可能となる。

【図面の簡単な説明】

第１図は、本発明の実施例の全体構成図、第２図は、DSPの構成図、第３図は、音源、DSPの動作原理ブロック図、第４図（ａ），（ｂ）は、ビブラート効果付加部の動作
原理ブロック図、第５図は、リバーブ効果付加部の動作原理ブロック図、第６図（ａ）〜（ｃ）は、CPUの動作フローチャート、第７図は、キーフォローテーブルを示した図、第８図は、リバーブ用テーブルを示した図、第９図は、三角波ジェネレータ部の動作フローチャー
ト、第10図は、LPF部の動作フローチャート、第11図は、ビブラート演算部の動作フローチャート、第12図は、リバーブ効果付加部のオールパスフィルタの
機能を実現するDSPの動作フローチャート、第13図は、リバーブ効果付加部のコムフィルタの機能を
実現するDSPの動作フローチャート、第14図は、リバーブ効果付加部での右チャネル累算動作
を実現するDSPの動作フローチャート、第15図は、係数メモリマップを示した図、第16図は、ワークメモリマップを示した図、第17図は、アドレスオフセットメモリマップを示した図
である。 101……CPU、102……ROM、103……RAM、104……音源、1
05……DSP、106……遅延用メモリ、108……鍵盤、110…
…ペダル．

Claims

(57)【特許請求の範囲】

【請求項１】（ａ）複数の楽音発生チャンネルを有し、
新たな演奏情報が読み込まれる毎に、該演奏情報に対応
する原楽音信号をそれぞれ発生する音源手段と、（ｂ）該演奏情報に含まれるキーノートが高くなるにつ
れて、そのレベルを大きくするように、前記音源手段か
らの原楽音信号のうち、対応する楽音発生チャンネルの
原楽音信号に、それぞれ重み付けして、残響音用の楽音
信号を得る重み付け手段と、（ｃ）該重み付け手段によりそれぞれ重み付けされた残
響音用の楽音信号を合成する合成手段と、（ｄ）該合成手段により合成された楽音信号に残響効果
を付加して残響音信号を発生する残響効果付加手段と、（ｅ）入力されるペダル操作信号に従って、前記残響効
果付加手段にて発生された残響音信号に付与すべき音量
を制御する残響音量制御手段と、（ｆ）前記残響音量制御手段により音量を付与された残
響音信号を、前記音源手段から発生される原楽音信号に
加算し、楽音出力信号として出力する加算手段とを有す
ることを特徴とするペダル効果付加装置を内蔵した電子
楽器。
【請求項２】前記残響音発生手段で発生される残響音の
残響時間を前記入力されるペダル操作信号に従って制御
する残響時間制御手段を更に有することを特徴とする請
求項１に記載のペダル効果付加装置を内蔵した電子楽
器。
【請求項３】演奏者によるペダル操作に基づいて前記残
響音の音量と残響時間とを制御するための操作情報を発
生するペダル操作手段を更に有することを特徴とする請
求項１または２に記載のペダル効果付加装置を内蔵した
電子装置。
【請求項４】前記演奏情報を発生するための鍵盤を更に
有することを特徴とする請求項１、２または３に記載の
ペダル効果付加装置を内蔵した電子楽器。