JPH10133659A

JPH10133659A - ディジタル信号処理プロセッサ

Info

Publication number: JPH10133659A
Application number: JP8303607A
Authority: JP
Inventors: Kazuhisa Okamura; 和久岡村
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1996-10-28
Filing date: 1996-10-28
Publication date: 1998-05-22

Abstract

(57)【要約】【課題】ＤＳＰ以外の資源を使うことなく、指数関数
などを用いて入力音信号の周波数を変化させるような効
果を簡単に付与することができるようにする。【解決手段】マイクロプログラム記憶手段はＤＳＰの
機能、すなわちアルゴリズムを規定するマイクロプログ
ラムを格納する。変換手段は係数データを入力し、その
係数データを指数関数特性に従った係数に変換する。演
算手段は変換手段によって変換された指数関数特性に従
った係数、又は係数格納手段から直接入力した係数を利
用しながらディジタル信号演算処理を行う。このとき、
変換手段及び演算手段は共にマイクロプログラム記憶手
段から読み出されるマイクロプログラムによって規定さ
れるアルゴリズムに従って順次処理を行う。このマイク
ロプログラムは係数データをそのまま利用するように制
御する命令コードと、変換手段で変換してから利用する
ように制御する命令コードの両方を含む命令コードセッ
トに基づいて作成されているので、命令コードを適宜選
択するだけで、指数関数特性に従った係数を容易に利用
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、楽音信号や音声
信号等をディジタル化して処理するのに適したディジタ
ル信号処理プロセッサに係り、特に演算回数を増加させ
ることなく楽音信号や音声信号等を指数変換処理するこ
とのできるディジタル信号処理プロセッサに関する。

【０００２】

【従来の技術】ディジタル信号処理プロセッサ（ＤＳ
Ｐ：ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏ
ｒ）は、オーディオ分野では、リバーブレータ（残響付
加装置）、イコライザ、ミキサ等に使用されたり、再帰
型（ＩＩＲ：ＩｎｆｉｎｉｔｅＩｍｐｕｌｓｅＲｅｓ
ｐｏｎｓｅ）フィルタ、非再帰型（ＦＩＲ：Ｆｉｎｉｔ
ｅＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅ）フィルタ等の
各種ディジタルフィルタを構成するのに使用されてい
る。また、ＤＳＰは電子楽器の音源、エンベロープ発生
回路又は残響（リバーブ）効果装置等にも用いられてい
る。また、この他にも精密制御装置、高品位ＴＶ又はデ
ィジタルＶＴＲなどの多岐の分野で利用されている。一
方、電子楽器はエレクトロニクス技術及びディジタル技
術の急速な発展に伴ってその性能を大幅に向上しつつあ
り、「電子楽器は自然楽器に比べて音色がもの足りな
い」という欠点も克服し、さらに進歩発展している。そ
の中でも特に、ディジタル信号処理プロセッサ（ＤＳ
Ｐ）の出現及びその処理速度の高速性能等によって、電
子楽器は、より表現力が豊かになり、多彩な楽音を合成
することができるようになってきた。

【０００３】一般にＤＳＰは、基本アルゴリズムとなる
マイクロプログラムを格納するマイクロプログラムレジ
スタと、積和演算を高速で実行するための乗算器、アキ
ュムレータ（累算器）、シフトレジスタ、係数ＲＡＭ及
び上記乗算器などに所定の係数を供給するための係数レ
ジスタとから構成される。そして、このＤＳＰをディジ
タルフィルタ、音源、エンベロープ発生回路や残響効果
装置等として機能させる場合には、マイクロプログラム
レジスタ内のマイクロプログラムや係数レジスタ内の係
数の内容をそれぞれの機能に応じたものに設定し、さら
にその特性を時間的に変化させるために、係数を順次変
化させていた。

【０００４】

【発明が解決しようとする課題】一般に、人の耳に聞こ
える音の周波数はその幅が広く、対数表で表すことがで
きる。ここで、この人の聞こえる音の周波数の範囲にお
いて、入力音信号の周波数を変化させる効果（ワウワウ
等）を付加する場合には、指数関数を入力信号に乗算
し、入力信号を対数軸上でリニアに動かすことによって
行っていた。このように入力信号の周波数を対数軸上で
動かすという効果をＤＳＰで実現する場合には、ＤＳＰ
の外部に設けられたＲＡＭすなわち外部ＲＡＭにリニア
−指数変換テーブルを予め設けておき、ＤＳＰ内の低周
波発振器（ＬＦＯ）から出力されるＬＦＯ信号に基づい
て外部ＲＡＭから係数を引用し、それを入力信号に乗算
するか。または、ＤＳＰ自身がＬＦＯ信号を演算加工し
て、所定の係数を求め、それを入力信号に乗算するとい
う処理を行っていた。

【０００５】ところが、外部ＲＡＭから係数を引用する
場合には、外部ＲＡＭにアドレスを出力するステップ
と、外部ＲＡＭから係数を取り込むステップと、その係
数を乗算するステップとの最低３ステップが必要であ
り、また、外部ＲＡＭから係数を読み出した場合、その
読出速度とＤＳＰの処理速度とが異なるためにそれを段
階をおって合わせるという必要があり、それに伴うマイ
クロプログラムの作成も複雑となり、外部ＲＡＭという
資源も必要であるという問題を有していた。また、ＤＳ
Ｐ自身が演算加工して係数を求める場合には、その係数
を算出するためにマイクロプログラムの演算回数すなわ
ち処理ステップを使用するため、限りあるＤＳＰの演算
回数を無駄に消費してしまうという問題があった。すな
わち、ワウワウ等の効果を付与するための指数関数カー
ブの係数を求めるためには、ＬＦＯ信号を４乗すること
によって、その係数の近似値を求め、求められた近似値
を入力信号に乗算していた。このようにして、マイクロ
プログラムが膨大になると、それによってＤＳＰの高速
処理性能が低下するという問題もあった。この発明は上
述の点に鑑みてなされたものであり、ＤＳＰ以外の資源
を使うことなく、指数関数などを用いて入力音信号の周
波数を変化させるような効果を簡単に付与することので
きるディジタル信号処理プロセッサを提供することを目
的とする。

【０００６】

【課題を解決するための手段】この発明に係るディジタ
ル信号処理プロセッサは、波形データを供給する手段
と、アルゴリズムを規定したマイクロプログラムを格納
するマイクロプログラム記憶手段と、係数データを格納
する係数データ格納手段と、供給される波形データに対
し、前記マイクロプログラムによって規定されるアルゴ
リズムに応じて、前記係数データ格納手段から供給され
る係数データを利用しながらディジタル演算処理を施
し、処理の施された波形データを出力する演算手段とを
備えたディジタル信号処理プロセッサであり、さらに係
数データを入力し、前記係数データを指数関数特性に従
って変換し、変換された係数データを出力する変換手段
を備えており、前記マイクロプログラムは、前記係数デ
ータ格納手段から出力される係数データをそのまま前記
ディジタル演算処理に使用するよう制御する命令コード
と、前記変換手段で変換して前記ディジタル演算処理に
使用するよう制御する命令コードの両方を含む命令コー
ドセットに基づいて作成されているものである。マイク
ロプログラム記憶手段はＤＳＰの機能、すなわちアルゴ
リズムを規定するマイクロプログラムを格納する。変換
手段は係数データを入力し、その係数データを指数関数
特性に従った係数に変換する。演算手段は変換手段によ
って変換された指数関数特性に従った係数を利用しなが
らディジタル信号演算処理を行ったり、係数データ格納
手段から供給される係数データを利用しながらディジタ
ル信号演算処理を行う。このとき、変換手段及び演算手
段は共にマイクロプログラム記憶手段から読み出される
マイクロプログラムによって規定されるアルゴリズムに
従って順次処理を行う。従って、従来のように外部ＲＡ
Ｍにリニア−指数変換テーブルを予め設けておき、ＤＳ
Ｐ内のＬＦＯから出力されるＬＦＯ信号に基づいて外部
ＲＡＭから指数関数係数を引用しなくても、よいし、ま
た、外部ＲＡＭからの係数読み出し速度とＤＳＰの処理
速度とを一々合わせる必要もない。また、マイクロプロ
グラムは、係数データ格納手段から出力される係数デー
タをそのままディジタル演算処理に使用するように制御
する命令コードと、変換手段で変換してからディジタル
演算処理に使用するよう制御する命令コードの両方を含
む命令コードセットに基づいて作成されているので、こ
の命令コードを適宜選択することによって、簡単に指数
関数係数を引用することが可能となり、ＤＳＰ自身がＬ
ＦＯ信号を演算加工して、所定の指数関数係数を求め、
それを入力信号に乗算するという処理を行わなくてもよ
いので、マイクロプログラムが膨大になることもなく、
それによってＤＳＰの高速処理性能が低下することもな
いという効果がある。

【０００７】

【発明の実施の形態】以下、この発明の一実施の形態を
添付図面に従って詳細に説明する。図２はこの発明に係
るディジタル信号処理プロセッサを効果付与回路として
使用した場合の電子楽器のハードウェア構成の一例を示
すブロック図である。この実施の形態において、電子楽
器全体の制御は、マイクロプロセッサユニット（ＣＰ
Ｕ）１と、システムプログラムや各種パラメータ等を記
憶するプログラムメモリ（ＲＯＭ）２と、各種データを
一時的に格納し、ワーキングエリアとして用いられるワ
ーキングメモリ（ＲＡＭ）３とを含むマイクロコンピュ
ータシステムによって行われる。このマイクロコンピュ
ータシステムには、データ及びアドレスバス８を介し
て、鍵盤インターフェイス４、パネルインターフェイス
５、音源６及び効果付与回路７等の各種装置が接続され
ており、これらの各装置はマイクロコンピュータによっ
て制御される。

【０００８】鍵盤９は発音すべき楽音の音高を選択する
ための複数の鍵を備えたものであり、各鍵に対応して鍵
盤インターフェイス４が接続される。鍵盤インターフェ
イス４は発生すべき楽音の音高を指定する鍵盤９のそれ
ぞれの鍵に対応して設けられた複数のキースイッチから
なり、鍵盤９の押鍵又は離鍵状態を検出し、離鍵から押
鍵への変化に対応してキーオンイベント信号ＫＯＮを出
力し、押鍵から離鍵への変化に対応してキーオフイベン
ト信号ＫＯＦを出力し、かつ各キーイベントに対応する
鍵を示すキーコード信号ＫＣを出力する。この鍵盤イン
ターフェイス４の各出力に基づき押圧鍵検出処理及び押
圧鍵を複数の発音チャンネルのいずれかに割り当てるた
めの発音割当て処理がマイクロコンピュータシステムに
よって行われ、必要に応じて押し下げ時の押鍵操作速度
を判別してイニシャルタッチデータを生成する処理も行
われる。

【０００９】パネルインターフェイス５は、音色、音
量、音高、効果等を選択・設定・制御するための各種操
作子を含む操作パネル１０上に設けられており、ピア
ノ、オルガン、バイオリン、金管楽器、ギター等の各種
自然楽器に対応する音色やその他各種の音色を選択する
ものであり、音色選択信号ＴＣや効果制御信号ＥＦを出
力したりする。ＣＰＵ１はこの効果制御信号ＥＦに基づ
いて、それに対応した効果プログラムすなわちマイクロ
プログラムを効果付与回路７に供給する。音源６は、複
数のチャンネルで楽音信号の同時発生が可能であり、デ
ータ及びアドレスバス８を経由して与えられる各チャン
ネルに割り当てられた鍵のキーコードＫＣ、キーオン信
号ＫＯＮ、キーオフ信号ＫＯＦ、イニシアルタッチデー
タ、音色選択信号ＴＣ及びその他のデータを入力し、こ
れらの各種データに基づき楽音信号を生成し、それを効
果付与回路７に出力する。音源６において複数チャンネ
ルで楽音信号を同時に発音させる構成としては、１つの
回路を時分割で使用することによって複数の発音チャン
ネルを形成するようなものや、１つの発音チャンネルが
１つの回路で構成されるような形式のものであってもよ
い。また、音源６における楽音信号発生方式はいかなる
ものを用いてもよい。例えば、発生すべき楽音の音高に
対応して変化するアドレスデータに応じて波形メモリに
記憶した楽音波形サンプル値データを順次読み出すメモ
リ読み出し方式（波形メモリ方式）、又は上記アドレス
データを位相角パラメータデータとして所定の周波数変
調演算を実行して楽音波形サンプル値データを求めるＦ
Ｍ方式、あるいは上記アドレスデータを位相角パラメー
タデータとして所定の振幅変調演算を実行して楽音波形
サンプル値データを求めるＡＭ方式等の公知の方式を適
宜採用してもよい。また、これらの方式以外にも、自然
楽器の発音原理を模したアルゴリズムにより楽音波形を
合成する物理モデル方式、基本波に複数の高調波を加算
することで楽音波形を合成する高調波合成方式、特定の
スペクトル分布を有するフォルマント波形を用いて楽音
波形を合成するフォルマント合成方式、ＶＣＯ、ＶＣＦ
及びＶＣＡを用いたアナログシンセサイザ方式等を採用
してもよい。また、専用のハードウェアを用いて音源を
構成するものに限らず、ＤＳＰとマイクロプログラムを
用いて音源を構成するようにしてもよいし、ＣＰＵとソ
フトウェアのプログラムで音源を構成するようにしても
よい。

【００１０】効果付与回路７は、ＤＳＰで構成され、Ｃ
ＰＵ１によって供給された効果プログラム（マイクロプ
ログラム）に応じた効果を音源６からの楽音信号に施
す。例えば、音源６から出力される楽音信号に、ディス
トーションと残響を付加したい場合には、操作パネル１
０を操作して、ディストーションと残響を付加する操作
子を操作する。すると、ＣＰＵ１はディストーション付
加プログラムと残響付加プログラムを効果付与回路７に
供給する。効果付与回路７はこれらのマイクロプログラ
ムに従って楽音信号を処理して、所定の効果を付与す
る。効果付与回路７によって各種効果の付与されたディ
ジタルの楽音信号は、ディジタル／アナログ変換器１１
Ｒ及び１１Ｌによって、アナログの楽音信号に変換さ
れ、図示していない増幅器によって増幅され、スピーカ
システム１２Ｒ及び１２Ｌから発音される。

【００１１】次に、図１を参照して、図２の効果付与回
路７の詳細構成について説明する。この実施例では、効
果付与回路７がディジタル信号処理プロセッサ（ＤＳ
Ｐ）で構成されている。以下、効果付与回路７を効果用
ＤＳＰ７とする。効果用ＤＳＰ７は、入力レジスタ２
１、データレジスタ２２，２３、係数ＲＡＭ２４、ＬＦ
Ｏレジスタ２５、ＬＦＯ２６、セレクタ２７，２８，２
９、変換回路３０、遅延回路３１、乗算器３２、加算器
３３、マイクロプログラムＲＡＭ３４、読出回路３５、
クロック発生回路３６、アドレスレジスタ３７、アドレ
スコントローラ３８、外部遅延ＲＡＭ３９、出力レジス
タ４０から構成され、これらの各構成要素はＤＳＰデー
タバス４１を介して相互に接続されている。なお、この
効果用ＤＳＰ７とＣＰＵ１は、図２に示された通りデー
タ及びアドレスバス８を介して接続されている。なお、
外部遅延ＲＡＭ３９は、図１では効果用ＤＳＰ７内に設
けられているように示されているが、実際は大容量ＲＡ
Ｍであり、効果用ＤＳＰ７の外部に設けられている。従
って、この外部遅延ＲＡＭ３９を除く各構成要素によっ
て１チップのＤＳＰデバイスが構成されている。

【００１２】入力レジスタ２１は、図２の音源６からの
ディジタル楽音信号をＤＳＰ内部に取り込むためのバッ
ファレジスタである。入力レジスタ２１は、音源６から
のディジタル楽音信号を入力中に、マイクロプログラム
ＲＡＭ３４からの書込み信号が入力した時点で、そのデ
ィジタル楽音信号を取り込んで記憶する。入力レジスタ
２１から読み出されたデータは、セレクタ２８の第３端
子に供給される。データレジスタ２２及び２３は、加算
器３３からの演算結果又は外部遅延ＲＡＭ３９からの読
み出されたデータをＤＳＰデータバス４１を介して入力
し、それを一時的に記憶するものである。データレジス
タ２２及び２３はこれらの各データを複数個分記憶可能
な記憶領域を有している。このデータレジスタ２２及び
２３に対するデータの書込み読出しは、マイクロプログ
ラムＲＡＭ３４内のマイクロプログラムによって行われ
る。データレジスタ２２から読み出されたデータはセレ
クタ２７の第３端子、及びセレクタ２８の第１端子にそ
れぞれ供給される。係数ＲＡＭ２４は、ＣＰＵ１からの
係数データをデータ及びアドレスバス８を介して入力
し、それを所定の領域に格納する。係数ＲＡＭ２４から
読み出された係数データはセレクタ２９の第１端子に供
給される。なお、係数ＲＡＭ２４に格納される係数デー
タは、データ及びアドレスバス８を介してＣＰＵ１によ
ってリアルタイムに書き換えられるようになっている。
これによって、ユーザは外部コントローラの操作に応じ
て効果用ＤＳＰ７の演算時における係数を時々刻々変化
させることができ、効果をリアルタイムに制御すること
ができる。ＬＦＯレジスタ２５はＬＦＯ２６の発振周波
数などに関するデータを格納するものであり、このデー
タもデータ及びアドレスバス８を介してＣＰＵ１によっ
てリアルタイムに書き換えられるようになっている。Ｌ
ＦＯ２６は、各種の変調を行うための変調波形（三角
波、鋸波、サイン波など）をＬＦＯレジスタ２５からの
データに応じて発振し、それをセレクタ２８の第４端子
に出力する。

【００１３】セレクタ２７は、加算器３３からの演算結
果又は外部遅延ＲＡＭ３９から読み出されたデータをＤ
ＳＰデータバス４１を介して第１端子に、固定値“０”
を第２端子に、データレジスタ２２からのデータを第３
端子にそれぞれ入力し、その中のいずれか１つを選択し
て遅延回路３１に出力する。ここで、固定値として
“０”が存在するのは、加算器３３に固定値“０”を与
えて、加算器３３の加算処理を行わずに、乗算器３２の
乗算結果をスルーさせるためである。セレクタ２８は、
データレジスタ２２からのデータを第１端子に、固定値
“１”を第２端子に、入力レジスタ２１からのデータを
第３端子に、ＬＦＯ２６からのデータの第４端子にそれ
ぞれ入力し、その中のいずれか１つを選択して乗算器３
２の第１端子に出力する。ここで、固定値として“１”
が存在するのは、乗算器３２に固定値“１”を与えて、
乗算器３２の乗算処理を行わずに、加算器３３に供給す
るためである。セレクタ２９は、係数ＲＡＭ２４からの
係数データを第１端子に、データレジスタ２３からのデ
ータを第２端子にそれぞれ入力し、その中のいずれか１
つを選択して変換回路３０に出力する。これらの各セレ
クタ２７〜２９の選択処理は、マイクロプログラムＲＡ
Ｍ３４からのマイクロプログラムに応じて行われる。変
換回路３０は、セレクタ２９によって選択されたデータ
を所定のアルゴリズムに従って変換し、それを乗算器３
２の第２端子に出力するものである。この実施の形態で
は、変換回路３０は、セレクタ２９からのデータを指数
関数に変換する。この変換回路３０の詳細構成について
は後述する。この効果用ＤＳＰ７は、乗算器３２、遅延
回路３１及び加算器３３によって演算部が構成されてい
る。この演算部は、１サンプリング周期あたり２５６回
（すなわち、２５６ステップ）の演算を行うようになっ
ている。遅延回路３１は、セレクタ２７によって選択さ
れたデータの加算器３３への入力タイミングを合わせる
ものである。乗算器３２は、セレクタ２８からの出力デ
ータと変換回路３０を通過したデータとを乗算して、そ
の乗算結果を加算器３３に出力する。加算器３３は、遅
延回路３１からの出力データと乗算器３２からの出力デ
ータとを加算して、その加算結果をＤＳＰデータバス４
１に出力する。このとき、乗算器３２と加算器３３はパ
イプライン方式で動作するものとし、１ステップ目で乗
算器３２による乗算を途中まで行い、次の２ステップ目
でその途中からの乗算と乗算結果を用いて加算器３３に
よる加算を行う（そのとき乗算器３２は別の乗算を行っ
ていることになる）ものとする。

【００１４】マイクロプログラムＲＡＭ３４は、それぞ
れ１サンプリング周期で実行される１２８ステップのマ
イクロ命令からなるマイクロプログラムを格納してい
る。すなわち、マイクロプログラムＲＡＭ３４は、１サ
ンプリング周期で１巡回する１２８段構成のシフトレジ
スタと同様の働きをする。すなわち、マイクロプログラ
ムＲＡＭ３４の１アドレスは、シフトレジスタの１段に
相当し、そこにマイクロプログラムの１つの命令を格納
している。効果の種類を変更するときには、このマイク
ロプログラムＲＡＭ３４内のマイクロプログラムを書き
換えることによって行うことができる。このマイクロプ
ログラムは、ＲＯＭ２に複数記憶されている。従って、
ＣＰＵ１は、操作パネル１０上の効果指定操作子の操作
に応じたマイクロプログラムをＲＯＭ２から読み出して
マイクロプログラムＲＡＭ３４に書き込む。ここで、マ
イクロプログラムは、係数ＲＡＭ２４から出力される係
数データをそのままディジタル演算処理に使用するよう
制御する命令コードと、変換回路３０で変換してからデ
ィジタル演算処理に使用するよう制御する命令コードの
両方を含む命令コードセットに基づいて作成されてい
る。読出回路３５は、クロック発生回路３６からの動作
クロックに同期して、マイクロプログラムＲＡＭ３４に
読出アドレス（図示せず）を供給し、マイクロプログラ
ムＲＡＭ３４から出力されるマイクロプログラムに対応
したデータを効果用ＤＳＰ７内の各回路に供給するもの
である。クロック発生回路３６は、効果用ＤＳＰ７内の
各回路に動作クロックを供給するものである。外部遅延
ＲＡＭ３９は、遅延信号を作るために利用されるもので
あり、データの書込み／読出しがマイクロプログラムに
よって行われる。なお、書込み／読出し時のアドレス
は、アドレスコントローラ３８から供給される。アドレ
スコントローラ３８は、アドレスレジスタ３７からの相
対アドレスを絶対アドレスに変換するため、アドレスオ
フセットを加算するものである。ここで、アドレスオフ
セットは、外部遅延ＲＡＭ３９の記憶領域に相当するア
ドレス範囲を、１サンプリング周期毎に１ずつ減算する
減算カウンタの出力である。アドレスレジスタ３７は、
外部遅延ＲＡＭ３９の先頭アドレスを『０』と見なした
場合の相対アドレスを、マイクロプログラムに対応した
アクセスタイミングで出力するものである。出力レジス
タ４０は、効果付与後のディジタル楽音信号を一時的に
記憶し、次段のディジタル／アナログ変換器１１Ｒ及び
１１Ｌに出力するものである。なお、この効果用ＤＳＰ
７には、これ以外にも、係数ＲＡＭ２４の係数データを
補間して演算部に出力するための補間回路などを有する
場合もある。

【００１５】次に変換回路３０の詳細について説明す
る。図３は、この変換回路３０の詳細を示す図である。
図から明らかなように変換回路３０は、リニア−指数変
換テーブル３０１とセレクタ３０２とから構成される。
セレクタ２９からの１６ビット構成のデータはセレクタ
３０２の第１端子とリニア−指数変換テーブル３０１と
に入力する。リニア−指数変換テーブル３０１は入力デ
ータを指数関数に従って変換して、セレクタ３０２の第
２端子（ローレベル“０”側）に出力する。セレクタ３
０２は指数変換制御信号ＥＸＰに応じて第１端子（ハイ
レベル“１”側）又は第２端子の入力データを選択的に
乗算器３２に出力する。ここで、指数変換制御信号ＥＸ
Ｐはアクティブロウなので、図面上では、ＥＸＰの上側
にバー表示されている。このように図３の変換回路３０
はリニア−指数変換テーブル３０１を用いて指数関数デ
ータを乗算器３２に出力するような構成になっている。

【００１６】図４は、変換回路３０の別の構成例の詳細
を示す図である。この変換回路は、セレクタ２９からの
１６ビット構成のデータをシフトして、擬似的に指数関
数を生成するものである。まず、レジスタ３０３は１６
ビット構成の入力データを一時的に記憶する。レジスタ
３０４は１５ビット分のデータを格納するものであり、
レジスタ３０３の下位側１２ビット分のデータをその第
３ビットから第１４ビットまでの１２ビット分に格納
し、最上位ビットに固定値“１”を、下位２ビット分に
固定値“０”をそれぞれ格納する。レジスタ３０４の１
５ビット構成のデータはシフトレジスタ３０９に供給さ
れる。レジスタ３０５は、レジスタ３０３の第１３ビッ
トから第１５ビットまでの３ビット分のデータを格納す
る。レジスタ３０６は、レジスタ３０３の最上位ビット
のデータを格納する。反転回路３０７はレジスタ３０６
の格納値を反転してオア回路３０８に供給する。すなわ
ち、レジスタ３０６の格納値がハイレベル“１”の場合
には、入力データが負の値であることを意味するので、
この反転回路３０７で最上位ビットを反転し、その反転
出力をオア回路３０８の第１端子に出力する。なお、オ
ア回路３０８の第２端子には、指数変換制御信号ＥＸＰ
が入力しているので、オア回路３０８は両方の入力がロ
ーレベル“０”の時にゲート回路３１０にローレベル
“０”を出力し、ゲートを閉じるように制御する。シフ
トレジスタ３０９はレジスタ３０４からの１５ビット構
成のデータを並列的に入力し、それを指数変換制御信号
ＥＸＰ及びレジスタ３０５に格納されている３ビット構
成のデータに基づいて、入力データを所定ビット数だけ
シフトダウンする。シフトレジスタ３０９はレジスタ３
０５に格納されている３ビット構成のデータが『１１
１』の場合にはシフトダウンしない、『１１０』の場合
には１ビット、『１０１』の場合は２ビット、『１０
０』の場合は３ビット、『０１１』の場合は４ビット、
『０１０』の場合は５ビット、『００１』の場合は６ビ
ット、『０００』の場合は７ビットだけシフトダウンす
る。ゲート回路３１０は、オア回路３０８からのゲート
制御信号に応じてシフトレジスタ３０９の出力をセレク
タ３１０の０側端子に供給したりしなかったりする。レ
ジスタ３１１は固定値“０”を格納しており、ゲート回
路３１０からの１５ビット構成のデータの最上位ビット
にこの固定値“０”を追加して、１６ビット構成のデー
タとしてセレクタ３１２のローレベル“０”側の端子に
供給する。セレクタ３１２は、ハイレベル“１”側の端
子に、レジスタ３０３の上位４ビット分のデータと、ゲ
ート回路３１０を経由して出力される下位１２ビット分
のデータとの合計１６ビット分のデータを入力し、ロー
レベル“０”側の端子に、ゲート回路３１０を経由して
出力される１５ビット分のデータと、レジスタ３１１か
らの固定値“０”のデータとの合計１６ビット分のデー
タを入力し、指数変換制御信号ＥＸＰに応じていずれか
一方を選択的に乗算器３２の第２端子に出力する。

【００１７】図４の変換回路の動作を図５のグラフを用
いて説明する。図５のグラフにおいて、直線Ｌ１がリニ
ア関数であり、このリニア関数の下側に位置する折れ線
Ｌ２が、定数ｅを底とする指数関数である。図５のグラ
フにおいて、横軸は図４の変換回路への１６ビット構成
の入力データを、縦軸は変換回路による変換後の１６ビ
ット構成の出力データをそれぞれ示す。まず、入力デー
タとして、『０１１１０００００００００００
０』が入力すると、レジスタ３０４の格納値は『１００
００００００００００００』となり、レジスタ３
０５の格納値は『１１１』となり、レジスタ３０６の格
納値は『０』となる。レジスタ３０５の格納値が『１１
１』なのでシフトレジスタ３０９はシフト動作しない
で、レジスタ３０４の格納値をそのままゲート回路３１
０を介してセレクタ３１２に供給する。従って、セレク
タ３１２からは、レジスタ３１１の固定値“０”が最上
位ビットに加わった『０１００００００００００
００００』の値が出力データとして出力される。次に、
入力データとして、『０１１０００００００００
００００』が入力すると、レジスタ３０４の格納値は
『１００００００００００００００』となり、レ
ジスタ３０５の格納値は『１１０』となり、レジスタ３
０６の格納値は『０』となる。レジスタ３０５の格納値
が『１１０』なのでシフトレジスタ３０９はレジスタ３
０４の格納値を１ビットだけシフトダウンする。シフト
ダウンされた値は『０１０００００００００００
００』となる。そして、シフトダウンされた値と、レジ
スタ３１１の固定値“０”が最上位ビットに加わった
『００１０００００００００００００』の値が出
力データとしてセレクタ３１２から出力されるようにな
る。以下、入力データに対して同様の変換処理が行わ
れ、図５に示すようにリニア関数は指数関数に変換され
る。

【００１８】次に、図６のＷＡＨフィルタを図１の効果
用ＤＳＰ７で実現する場合の動作例を図７から図１２ま
でのＤＳＰ信号処理の流れ図を用いて説明する。図６の
ＷＡＨフィルタはＬＦＯ６０の出力を指数関数に変換
し、その変換後の値で乗算器６３及び６７の乗算係数を
制御するものである。効果用ＤＳＰ７は、まず、図７の
ステップ１で、セレクタ２７の固定値“０”を選択し、
セレクタ２８の固定値“１”を選択する。そして、ＲＡ
Ｍ２４から係数中心値を読み出す。そして、その係数中
心値をセレクタ２９、変換回路３０、乗算器３２、加算
器３３を通過（スルー）させて、ＤＳＰデータバス４１
に出力する。そして、セレクタ２７の第１端子を選択
し、その係数中心値を遅延回路３１にて所定時間だけ遅
延させる。図８のステップ２では、セレクタ２８の第４
端子を選択し、セレクタ２９の第１端子を選択する。そ
して、ＬＦＯ２６から波形信号を読み出すと同時に係数
ＲＡＭ２４からリニア−指数変換テーブル３０１を読み
出す。ＬＦＯ２６からの波形信号はセレクタ２８の第４
端子を経由して乗算器に、リニア−指数変換テーブル３
０１に格納されるデータはセレクタ２９の第１端子を経
由して変換回路３０に供給される。変換回路３０はリニ
ア−指数変換テーブル３０１に従って指数関数値を乗算
器３２に出力する。乗算器３２はその指数関数値と、セ
レクタ２８を経由してきた波形信号とを乗算し、それを
加算器３３に出力する。加算器３３はステップ１で遅延
させられていた係数中心値と、乗算器３２からの乗算結
果とを加算してＤＳＰデータバス４１に出力する。ＤＳ
Ｐデータバス４１上に出力された加算値はデータレジス
タ２３に変調信号として書き込まれる。このステップ２
によって、図６のＬＦＯ６０、指数関数変換器６１、乗
算器６３及び乗算器６７が構成される。

【００１９】図９のステップ３では、まず、セレクタ２
７の第３端子を選択し、セレクタ２８の第３端子を選択
する。そして、入力レジスタ２１から入力信号を読み出
す。同時にデータレジスタ２２からデータＺ２を読み出
す。入力信号はセレクタ２８の第３端子を経由して乗算
器３２に出力される。このとき、乗算器３２の第２端子
には固定値“１”が入力されるように係数ＲＡＭ２４、
セレクタ２９及び変換回路３０が制御される。従って、
入力信号は乗算器３２をスルーして加算器３３に供給さ
れる。データＺ２はセレクタ２７の第３端子を経由して
遅延回路３１に出力され、そこで所定時間だけ遅延され
て、加算器３３に供給される。加算器３３では、入力信
号とデータＺ２の反転値すなわち−Ｚ２とを加算し、Ｄ
ＳＰデータバス４１に出力する。そして、今度は、セレ
クタ２７の第１端子を選択し、セレクタ２７の第１端子
を経由して、その入力信号からデータＺ２の減算されて
値が遅延回路３１に供給され、そこで所定時間だけ遅延
される。このステップ３によって、図６の入力信号から
データＺ２を減算するレジスタ６９と加算器６２とが構
成される。

【００２０】図１０のステップ４では、セレクタ２８の
第１端子を選択し、セレクタ２９の第１端子を選択す
る。そして、データレジスタ２２からデータＺ１を読み
出す。同時に係数ＲＡＭ２４から係数（−１／Ｑ）を読
み出す。そして、読み出されたデータＺ１はセレクタ２
８の第１端子を経由して乗算器３２に供給される。係数
（−１／Ｑ）はセレクタ２９の第１端子及び変換回路を
経由して乗算器３２に供給される。このとき、変換回路
３０のセレクタ３０２にはハイレベル“１”の指数変換
制御信号ＥＸＰが入力しており、係数（−１／Ｑ）は変
換回路３０をスルーして乗算器３２に供給される。乗算
器３２はデータＺ１と係数（−１／Ｑ）とを乗算して加
算器３３に供給する。加算器３３は、ステップ３によっ
て得られた値（入力データからデータＺ２を減算した
値）と、乗算器３２からの乗算値（データＺ１と係数
（−１／Ｑ）の乗算値）とを加算しＤＳＰデータバス４
１に出力する。その値はデータレジスタ２２にデータＳ
１として書き込まれる。このステップ４によって、図６
のデータレジスタ６５と乗算器６６と加算器６２の一部
が構成される。

【００２１】図１１のステップ５では、セレクタ２７の
第３端子を選択し、セレクタ２８の第１端子を選択し、
セレクタ２９の第２端子を選択する。データレジスタ２
２からデータＺ１を読み出す。読み出されたデータＺ１
はセレクタ２７を経由して遅延回路３１に供給される。
これと同時に、ステップ４によって得られた値すなわち
データＳ１をデータ２２から読み出す。読み出されたデ
ータＳ１はセレクタ２８を経由して、乗算器３２に供給
される。また、同時にステップ２によって得られた値す
なわち変調信号がデータレジスタ２３から読み出され
る。この変調信号はセレクタ２９の第２端子及び変換回
路３０（スルー状態）を経由して乗算器３２に供給され
る。乗算器３２はデータＳ１と変調信号とを乗算して加
算器３３に供給する。加算器３３は、遅延回路３１によ
って遅延されたデータＺ１と、乗算器３２からの乗算値
（データＳ１と変調信号との乗算値）を加算し、その加
算値をＤＳＰデータバス４１に出力する。この加算値は
出力データとして出力レジスタ４０に書き込まれると共
にデータレジスタ２２にデータＺ１として書き込まれ
る。書き込まれたデータＺ１は次回の演算処理にて使用
される。なお、データレジスタ２２のデータＺ１を書き
換えるようにしてもよい。このステップ５によって、図
６のデータレジスタ６５と乗算器６３と加算器６４が構
成される。

【００２２】図１２のステップ６では、ステップ５と同
じようにセレクタ２７の第３端子を選択し、セレクタ２
８の第１端子を選択し、セレクタ２９の第２端子を選択
する。ステップ５によって得られた値すなわちデータＺ
１をデータレジスタ２２から読み出す。読み出されたデ
ータＺ１はセレクタ２８を経由して、乗算器３２に供給
される。また、同時にステップ２によって得られた値す
なわち変調信号がデータレジスタ２３から読み出され
る。この変調信号はセレクタ２９の第２端子及び変換回
路（スルー状態）を経由して乗算器３２に供給される。
この時に、データレジスタ２２からデータＺ２が読み出
され、読み出されたデータＺ２はセレクタ２７の第３端
子を経由して遅延回路３１に供給され、所定時間だけ遅
延される。乗算器３２はデータＺ１と変調信号とを乗算
して加算器３３に供給する。加算器３３は、遅延回路３
１によって遅延されたデータＺ２と、乗算器３２からの
乗算値（データＺ１と変調信号との乗算値）とを加算
し、その加算値をＤＳＰデータバス４１に出力する。こ
の加算値はデータレジスタ２２にデータＺ２として書き
込まれる（又はデータＺ２の値を書き換える）。書き込
まれたデータＺ２は次回の演算処理にて使用される。こ
のステップ６によって、図６の加算器６４と乗算器６７
と加算器６８とが構成される。以上のようにして、効果
用ＤＳＰ７によって、ＷＡＨフィルタが構成される。ま
た、この実施の形態では、図８のステップ２が係数ＲＡ
Ｍ２４から出力される係数データを変換回路３０で指数
関数特性に従って変換してからディジタル演算処理に使
用するように制御する命令コードに基づいて作成されて
おり、これ以外のステップでは、係数ＲＡＭ２４から出
力される係数データをそのままディジタル演算処理に使
用するように制御する命令コードに基づいて作成されて
いる。

【００２３】また、上述の実施例では、電子楽器の効果
用ＤＳＰを例に説明したが、この発明の応用はこれに限
定されるものではなく、オーディオ用、各種ディジタル
フィルタ用、電子楽器のエンベロープ発生回路用、精密
制御装置用、高品位ＴＶ用又はディジタルＶＴＲ用など
の多岐の分野で利用されているＤＳＰに応用できること
はいうまでもない。

【００２４】

【発明の効果】以上のようにこの発明によれば、ＤＳＰ
以外の資源を使うことなく、指数関数などを用いて入力
音信号の周波数を変化させるという効果を楽音信号に簡
単に付与することができるという効果がある。

【図面の簡単な説明】

【図１】図２の効果付与回路として動作するディジタ
ル信号処理プロセッサの詳細構成を示す図である。

【図２】この発明に係るディジタル信号処理プロセッ
サを効果付与回路として使用した場合の電子楽器のハー
ドウェア構成の一例を示す図である。

【図３】図１の変換回路の詳細構成の一例を示す図で
ある。

【図４】図１の変換回路の詳細構成の別の一例を示す
図である。

【図５】図４の変換回路がリニア関数値を指数関数係
数に変換するときの動作を説明するための図である。

【図６】図１の効果付与回路によって実現されるＷＡ
Ｈフィルタの一例を示す図である。

【図７】図１の効果付与回路が図６のＷＡＨフィルタ
を実現するための第１ステップの動作例を示す図であ
る。

【図８】図１の効果付与回路が図６のＷＡＨフィルタ
を実現するための第２ステップの動作例を示す図であ
る。

【図９】図１の効果付与回路が図６のＷＡＨフィルタ
を実現するための第３ステップの動作例を示す図であ
る。

【図１０】図１の効果付与回路が図６のＷＡＨフィル
タを実現するための第４ステップの動作例を示す図であ
る。

【図１１】図１の効果付与回路が図６のＷＡＨフィル
タを実現するための第５ステップの動作例を示す図であ
る。

【図１２】図１の効果付与回路が図６のＷＡＨフィル
タを実現するための第６ステップの動作例を示す図であ
る。

【符号の説明】

１…ＣＰＵ、２…ＲＯＭ、３…データ及びワーキングＲ
ＡＭ、４…鍵盤インターフェイス、５…パネルインター
フェイス、６…音源、７…効果用ディジタル信号処理プ
ロセッサ（ＤＳＰ）、８…データ及びアドレスバス、９
…鍵盤、１０…操作パネル、１１Ｒ，１１Ｌ…ディジタ
ル／アナログ変換器、１２Ｒ，１２Ｌ…スピーカシステ
ム、２１…入力レジスタ、２２，２３…データレジス
タ、２４…係数ＲＡＭ、２５…ＬＦＯレジスタ、２６…
ＬＦＯ、２７，２８，２９…セレクタ、３０…変換回
路、３１…遅延回路、３２…乗算器、３３…加算器、３
４…マイクロプログラムＲＡＭ、３５…読出回路、３６
…クロック発生回路、３７…アドレスレジスタ、３８…
アドレスコントローラ、３９…外部遅延ＲＡＭ、４０、
出力レジスタ、４１…ＤＳＰデータバス

Claims

【特許請求の範囲】

【請求項１】波形データを供給する手段と、アルゴリズムを規定したマイクロプログラムを格納する
マイクロプログラム記憶手段と、係数データを格納する係数データ格納手段と、供給される波形データに対し、前記マイクロプログラム
によって規定されるアルゴリズムに応じて、前記係数デ
ータ格納手段から供給される係数データを利用しながら
ディジタル演算処理を施し、処理の施された波形データ
を出力する演算手段とを備えたディジタル信号処理プロ
セッサであり、さらに係数データを入力し、前記係数データを指数関数
特性に従って変換し、変換された係数データを出力する
変換手段を備えており、前記マイクロプログラムは、前記係数データ格納手段か
ら出力される係数データをそのまま前記ディジタル演算
処理に使用するよう制御する命令コードと、前記変換手
段で変換して前記ディジタル演算処理に使用するよう制
御する命令コードの両方を含む命令コードセットに基づ
いて作成されていることを特徴とするディジタル信号処
理プロセッサ。
【請求項２】前記変換手段は前記係数データを指数関
数特性に従った係数に変換するためのテーブルで構成さ
れていることを特徴とする請求項１に記載のディジタル
信号処理プロセッサ。
【請求項３】前記変換手段は前記係数データをシフト
処理することによって前記指数関数特性に従った係数に
変換する演算手段で構成されていることを特徴とする請
求項１に記載のディジタル信号処理プロセッサ。