JPH0795010A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【目的】 Ｓ−Ｚ変換によって得られたディジタルフィ
ルタの閉ループ中に遅延回路を挿入しなくてもディレイ
フリーループの形成を避けることができるようにする。 【構成】 単位フィルタは、第１の信号に第１の係数を
乗じたものを第２の信号として出力する第１の演算手段
と、第２の信号と第３の信号とを加算したものを第４の
信号として出力する第２の演算手段と、第３の信号と第
４の信号とを加算したものを第５の信号として出力する
第３の演算手段と、第４の信号を１サンプリング周期だ
け遅延させたものを第３の信号として出力する遅延手段
とからなる。遅延手段から出力される第３の信号に第２
の係数を乗じたものをフィードバック信号とし、入力信
号から減算する。減算された信号に第２の係数に応じた
第３の係数を乗じ、それを第１の信号として単位フィル
タに入力する。これによって、閉ループ中に遅延手段が
常に存在するようになり、新たに遅延手段を設けなくて
もディレイフリーループの形成を避けることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタルの楽音信
号に所望のフィルタリング処理を施すディジタルフィル
タに関する。

【０００２】

【従来の技術】従来、電子楽器等で使用されているＶＣ
Ｆ（ボルテージコントロールドフィルタ）等のアナログ
フィルタの伝達関数を双一次変換等のＳ−Ｚ変換を用い
て同じ周波数特性を有するディジタルフィルタの伝達関
数に変換することが行われている。このようにＳ−Ｚ変
換を用いることによって、すでに設計理論の確立したア
ナログフィルタの設計手続きを利用できるので、所望の
周波数特性を持ったディジタルフィルタを容易に構成す
ることができるという利点がある。

【０００３】

【発明が解決しようとする課題】ところが、Ｓ−Ｚ変換
を用いて単純にアナログフィルタをディジタルフィルタ
に変換すると、変換されたフィルタ構成中に遅延回路を
含まない閉ループが存在することがある。このように遅
延回路を含まない閉ループを有するディジタルフィルタ
をＤＳＰ（ディジタルシグナルプロセッサ）等を用いて
ソフトウェア的に実現すると、計算順序が定まらなくな
るという問題を有する。このように計算順序の定まらな
い閉ループのことをディレイフリーループという。従来
はディレイフリーループの形成を避けるために特開平３
−１２４１１１号公報に示されるように閉ループ中に遅
延回路を強制的に挿入することが行われていた。しかし
ながら、遅延回路を挿入することによってディジタルフ
ィルタの周波数特性がもともと実現しようとしたアナロ
グフィルタの周波数特性から微妙に変化してしまうとい
う問題があった。

【０００４】この発明は上述の点に鑑みてなされたもの
であり、Ｓ−Ｚ変換によって得られたディジタルフィル
タの閉ループ中に遅延回路を挿入しなくてもディレイフ
リーループの形成を避けることのできるディジタルフィ
ルタを提供することを目的とする。

【０００５】

【課題を解決するための手段】第１の発明に係るディジ
タルフィルタは、第１の信号に第１の係数を乗じたもの
を第２の信号として出力する第１の演算手段と、前記第
２の信号と第３の信号とを加算したものを第４の信号と
して出力する第２の演算手段と、前記第３の信号と前記
第４の信号とを加算したものを第５の信号として出力す
る第３の演算手段と、前記第４の信号を１サンプリング
周期だけ遅延させたものを前記第３の信号として出力す
る遅延手段と、前記第３の信号に第２の係数を乗じたも
のを第６の信号として出力する第４の演算手段と、入力
信号から前記第６の信号を減算したものを第７の信号と
して出力する第５の演算手段と、前記第７の信号に前記
第２の係数に応じた第３の係数を乗じたものを前記第１
の信号として出力する第６の演算手段とから構成される
ものである。

【０００６】第２の発明に係るディジタルフィルタは、
第１の信号に第１の係数を乗じたものを第２の信号とし
て出力する第１の演算手段と、前記第２の信号と第３の
信号とを加算したものを第４の信号として出力する第２
の演算手段と、前記第３の信号と前記第４の信号とを加
算したものを第５の信号として出力する第３の演算手段
と、前記第４の信号を１サンプリング周期だけ遅延させ
たものを前記第３の信号として出力する遅延手段とから
なる単位フィルタを、前記第５の信号が前記第１の信号
となるように少なくとも２個直列に接続して構成された
ディジタルフィルタであって、第１段目の単位フィルタ
においては第１段目の単位フィルタの遅延手段から出力
される第３の信号を第１段目の単位フィルタから出力さ
れるフィードバック信号とし、第２段目以降の単位フィ
ルタにおいては前段の単位フィルタから出力されるフィ
ードバック信号に前記第１の係数を乗じたものと現段の
単位フィルタの遅延手段から出力される第３の信号とを
加算したものを現段の単位フィルタから出力されるフィ
ードバック信号とし、それぞれの単位フィルタから出力
されるフィードバック信号にそれぞれのフィードバック
係数を乗じたものを出力する第４の演算手段と、この第
４の演算手段から出力されるフィードバック信号を全て
加算し、それに係数２を乗じたものを第６の信号として
出力する第５の演算手段と、入力信号から前記第６の信
号を減算したものを第７の信号として出力する第６の演
算手段と、前記第７の信号に前記第４の演算手段で乗じ
られたそれぞれのフィードバック係数に対応した係数を
乗じたものを前記第１段の単位フィルタの第１の信号と
して出力する第７の演算手段と、前記フィルタ群を構成
する各単位フィルタの第１の信号及び第５の信号にそれ
ぞれのフィードフォワード係数を乗じ、これらの信号を
全て加算したものをフィルタリング信号として出力する
第８の演算手段とから構成されるものである。

【０００７】

【作用】第１の発明に係るディジタルフィルタにおいて
は、閉ループは第１の演算手段と、第２の演算手段と、
遅延手段と、第４の演算手段と、第５の演算手段と、第
６の演算手段とから構成される。従って、第１の発明に
係るディジタルフィルタの閉ループ中には遅延手段が存
在するので、新たに遅延手段を設けなくてもディレイフ
リーループの形成を避けることができる。また、第２の
発明に係るディジタルフィルタにおいては、単位フィル
タを構成する遅延手段によって１サンプリング周期だけ
遅延した信号をフィードバック信号としているので、閉
ループ中に遅延手段が常に存在することとなり、閉ルー
プ中に遅延手段を新たに設けなくてもディレイフリール
ープの形成を避けることができる。

【０００８】

【実施例】以下、この発明の実施例を添付図面に従って
詳細に説明する。図１はこの発明に係るディジタルフィ
ルタの構成を示す図である。図１のディジタルフィルタ
は２個の加算器と遅延回路とからなる単位フィルタを２
個直列に接続して構成された２次のディジタルフィルタ
であり、信号Ｘを入力してフィルタリング処理された信
号Ｙを出力するものである。

【０００９】図１のディジタルフィルタは、加算器１
Ａ，１Ｂと遅延回路１Ｃとからなる第１の単位フィルタ
と、加算器２Ａ，２Ｂと遅延回路２Ｃとからなる第２の
単位フィルタとを、乗算器２Ｄを介して直列接続した２
次のディジタルフィルタである。加算器１Ａは、乗算器
１Ｄからの乗算信号と遅延回路１Ｃからの遅延信号とを
加算し、その加算信号を加算器１Ｂ及び遅延回路１Ｃに
出力する。遅延回路１Ｃは、加算器１Ａからの加算信号
を１サンプリング周期だけ遅延させた遅延信号を加算器
１Ａ及び加算器１Ｂに出力する。加算器１Ｂは加算器１
Ａからの加算信号と遅延回路１Ｃからの遅延信号とを加
算し、その加算信号を乗算器１Ｊ及び乗算器２Ｄに出力
する。

【００１０】加算器１Ａと遅延回路１Ｃとで再帰型ディ
ジタルフィルタを構成し、加算器１Ｂと遅延回路１Ｃと
で非再帰型ディジタルフィルタを構成している。従っ
て、遅延回路１Ｃを２個設けて、再帰型ディジタルフィ
ルタと非再帰型ディジタルフィルタとを別々に設けても
よいことはいうまでもない。

【００１１】乗算器１Ｄは、乗算器２からの乗算信号に
乗算係数Ｔｘを乗じ、その乗算信号を加算器１Ａに出力
する。乗算器１Ｄの乗算係数Ｔｘはｔａｎ（π・ｆｃ／
ｆｓ）である。ここで、ｆｃは中心周波数であり、ｆｓ
はサンプリング周波数である。乗算器１Ｅは、遅延回路
１Ｃからの遅延信号に乗算係数ｑｄを乗じ、その乗算信
号を加算器２Ｈに出力する。乗算係数ｑｄは、ｑ、２、
２ｋ、２／ｋ又はｋ・ｑの値に設定される。ここで、ｑ
は共振の鋭さを示す量Ｑの逆数（１／Ｑ）であり、ｋは
Ｋのルートである。Ｋは１０の（｜Ｇａｉｎ｜／２０）
乗である。

【００１２】乗算器２Ｆは、遅延回路１Ｃからの遅延信
号に乗算器１Ｄと同じ値の乗算係数Ｔｘを乗じ、その乗
算信号を加算器２Ｇに出力する。加算器２Ｇは、乗算器
２Ｆからの乗算信号と第２の単位フィルタの遅延回路２
Ｃからの遅延信号とを加算し、その加算信号を乗算器２
Ｅに出力する。乗算器２Ｅは、加算器２Ｇからの加算信
号に乗算係数ｐｄを乗じ、その乗算信号を加算器２Ｈに
出力する。乗算係数ｐｄは、１、Ｋ又は１／Ｋの値に設
定される。加算器２Ｈは、乗算器１Ｅからの乗算信号と
乗算器２Ｅからの乗算信号とを加算し、その加算信号を
乗算器３に出力する。

【００１３】乗算器３は、加算器２Ｈからの加算信号に
乗算係数２を乗じ、その乗算信号を加算器１に出力す
る。加算器１は、入力信号Ｘと乗算器３からの乗算信号
とを加算し、その加算信号を乗算器２に出力する。乗算
器２は、加算器１からの加算信号に乗算係数１／（１＋
ｑｄ・Ｔｘ＋ｐｄ・Ｔｘ・Ｔｘ）を乗じ、その乗算信号
を乗算器１Ｄ及び乗算器４に出力する。乗算器４は乗算
器２からの乗算信号に乗算係数ｓを乗じ、その乗算信号
を加算器１Ｌに出力する。乗算係数ｓは、０又は１の値
に設定される。乗算器１Ｊは加算器１Ｂからの加算信号
に乗算係数ｑｎを乗じ、その乗算信号を加算器１Ｌに出
力する。乗算係数ｑｎは、０、ｑ、２ｋ、２、２／ｋ又
はｋ・ｑの値に設定される。加算器１Ｌは乗算器４から
の乗算信号と乗算器１Ｊからの乗算信号とを加算し、そ
の加算信号を加算器２Ｌに出力する。

【００１４】乗算器２Ｄは加算器１Ｂからの加算信号に
乗算係数Ｔｘを乗じ、その乗算信号を加算器２Ａに出力
する。加算器２Ａは、乗算器２Ｄからの乗算信号と遅延
回路２Ｃからの遅延信号とを加算し、その加算信号を加
算器２Ｂ及び遅延回路２Ｃに出力する。遅延回路２Ｃ
は、加算器２Ａからの加算信号を１サンプリング周期だ
け遅延させた遅延信号を加算器２Ａ及び加算器２Ｂに出
力する。加算器２Ｂは加算器２Ａからの加算信号と遅延
回路２Ｃからの遅延信号とを加算し、その加算信号を乗
算器２Ｊに出力する。

【００１５】乗算器２Ｊは加算器２Ｂからの加算信号に
乗算係数ｐｎを乗じ、その乗算信号を加算器２Ｌに出力
する。乗算係数ｐｎは、１、０、Ｋ又は１／Ｋの値に設
定される。加算器２Ｌは加算器１Ｌからの加算信号と乗
算器２Ｊからの乗算信号とを加算し、その加算信号を乗
算器５に出力する。乗算器５は加算器２Ｌからの加算信
号に乗算係数ｒを乗じ、その乗算信号をフィルタリング
処理された信号Ｙとして出力する。乗算係数ｒは１、ｋ
又は１／ｋの値に設定される。

【００１６】図２は図１のディジタルフィルタの周波数
特性を特定するために各乗算器に設定される乗算係数の
値を示すフィルタ特性選択表を示す図である。図１のデ
ィジタルフィルタを構成する各乗算器の乗算係数、すな
わち乗算器１Ｊの乗算係数ｑｎ、乗算器１Ｅの乗算係数
ｑｄ、乗算器２Ｊの乗算係数ｐｎ、乗算器２Ｅの乗算係
数ｐｄ、乗算器４の乗算係数ｓ及び乗算器５の乗算係数
ｒを図２のフィルタ特性選択表のように設定することに
よって、図１のディジタルフィルタをいろいろな周波数
特性のフィルタに設定することができる。なお、図２の
フィルタ特性選択表には、０〜９のモード番号Ｍが割り
当てられているので、このモード番号Ｍを適宜選択する
ことによって対応する周波数特性のディジタルフィルタ
を選択設定できるようにしてある。

【００１７】例えば、図１のディジタルフィルタをモー
ド番号Ｍ＝０の低域通過フィルタ（Ｌｏｗ Ｐａｓｓ
Ｆｉｌｔｅｒ）として動作させるには、ｑｎを０に、ｑ
ｄをｑに、ｐｎを１に、ｐｄを１に、ｓを０に、ｒを１
に設定すればよい。モード番号Ｍ＝１の高域通過フィル
タ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）として動作さ
せるには、ｑｎを０に、ｑｄをｑに、ｐｎを０に、ｐｄ
を１に、ｓを１に、ｒを１に設定すればよい。モード番
号Ｍ＝２の帯域通過フィルタ（Ｂａｎｄ Ｐａｓｓ Ｆ
ｉｌｔｅｒ）として動作させるには、ｑｎをｑに、ｑｄ
をｑに、ｐｎを０に、ｐｄを１に、ｓを０に、ｒを１に
設定すればよい。モード番号Ｍ＝３の帯域除去フィルタ
（Ｂａｎｄ Ｅｌｉｍｉｎａｔｅ Ｆｉｌｔｅｒ）とし
て動作させるには、ｑｎを０に、ｑｄをｑに、ｐｎを１
に、ｐｄを１に、ｓを１に、ｒを１に設定すればよい。

【００１８】モード番号Ｍ＝４の低域ブーストフィルタ
（Ｌｏｗ Ｂｏｏｓｔ Ｆｉｌｔｅｒ）として動作させ
るには、ｑｎを２ｋに、ｑｄを２に、ｐｎをＫに、ｐｄ
を１に、ｓを１に、ｒを１に設定すればよい。モード番
号Ｍ＝５の低域減衰フィルタ（Ｌｏｗ Ａｔｔｅｎｕａ
ｔｅ Ｆｉｌｔｅｒ）として動作させるには、ｑｎを２
に、ｑｄを２ｋに、ｐｎを１に、ｐｄをＫに、ｓを１
に、ｒを１に設定すればよい。モード番号Ｍ＝６の高域
ブーストフィルタ（Ｈｉｇｈ Ｂｏｏｓｔ Ｆｉｌｔｅ
ｒ）として動作させるには、ｑｎを２／ｋに、ｑｄを２
に、ｐｎを１／Ｋに、ｐｄを１に、ｓを１に、ｒをｋに
設定すればよい。モード番号Ｍ＝７の高域減衰フィルタ
（Ｈｉｇｈ Ａｔｔｅｎｕａｔｅ Ｆｉｌｔｅｒ）とし
て動作させるには、ｑｎを２に、ｑｄを２／ｋに、ｐｎ
を１に、ｐｄを１／Ｋに、ｓを１に、ｒを１／ｋに設定
すればよい。

【００１９】モード番号Ｍ＝８のピーク指定パラメトリ
ックイコライザ（Ｐａｒａｍｅｔｒｉｃ Ｅｑｕａｌｉ
ｚｅｒ（ｐｅａｋ））として動作させるには、ｑｎをｋ
・ｑに、ｑｄをｑに、ｐｎを１に、ｐｄを１に、ｓを１
に、ｒを１に設定すればよい。モード番号Ｍ＝９のディ
ップ指定パラメトリックイコライザ（Ｐａｒａｍｅｔｒ
ｉｃ Ｅｑｕａｌｉｚｅｒ（ｄｉｐ））として動作させ
るには、ｑｎをｑに、ｑｄをｋ・ｑに、ｐｎを１に、ｐ
ｄを１に、ｓを１に、ｒを１に設定すればよい。

【００２０】図３は２個の加算器と遅延回路とからなる
単位フィルタをｎ個直列接続したＮ次のディジタルフィ
ルタの構成を示す図である。図３のＮ次のディジタルフ
ィルタは、２個の加算器と遅延回路とからなるｎ個の単
位フィルタが乗算係数Ｔｘの乗算器２Ｄ，３Ｄ，・・
・，ｎＤを介して順番に直列に接続されている。加算器
１Ａは、乗算器１Ｄからの乗算信号と遅延回路１Ｃから
の遅延信号とを加算し、その加算信号を加算器１Ｂ及び
遅延回路１Ｃに出力する。遅延回路１Ｃは、加算器１Ａ
からの加算信号を１サンプリング周期だけ遅延させた遅
延信号を加算器１Ａ、加算器１Ｂ、乗算器１Ｅ及び乗算
器２Ｆに出力する。加算器１Ｂは加算器１Ａからの加算
信号と遅延回路１Ｃからの遅延信号とを加算し、その加
算信号を乗算器１Ｊ及び乗算器２Ｄに出力する。

【００２１】乗算器１Ｄは、乗算器２からの乗算信号に
乗算係数Ｔｘを乗じ、その乗算信号を加算器１Ａに出力
する。乗算器１Ｄの乗算係数Ｔｘはｔａｎ（π・ｆｃ／
ｆｓ）である。乗算器１Ｅは、遅延回路１Ｃからの遅延
信号に乗算係数ｂ１を乗じ、その乗算信号を加算器２Ｈ
に出力する。

【００２２】乗算器２Ｄは加算器１Ｂからの加算信号に
乗算係数Ｔｘを乗じ、その乗算信号を加算器２Ａに出力
する。加算器２Ａは、乗算器２Ｄからの乗算信号と遅延
回路２Ｃからの遅延信号とを加算し、その加算信号を加
算器２Ｂ及び遅延回路２Ｃに出力する。遅延回路２Ｃ
は、加算器２Ａからの加算信号を１サンプリング周期だ
け遅延させた遅延信号を加算器２Ａ、加算器２Ｂ及び加
算器２Ｇに出力する。加算器２Ｂは加算器２Ａからの加
算信号と遅延回路２Ｃからの遅延信号とを加算し、その
加算信号を乗算器２Ｊ及び乗算器３Ｄ（図示せず）に出
力する。

【００２３】乗算器２Ｆは、遅延回路１Ｃからの遅延信
号に乗算器１Ｄと同じ値の乗算係数Ｔｘを乗じ、その乗
算信号を加算器２Ｇに出力する。加算器２Ｇは、乗算器
２Ｆからの乗算信号と第２の単位フィルタの遅延回路２
Ｃからの遅延信号とを加算し、その加算信号を乗算器２
Ｅ及び乗算器３Ｆに出力する。乗算器２Ｅは、加算器２
Ｇからの加算信号に乗算係数ｂ２を乗じ、その乗算信号
を加算器３Ｈに出力する。乗算器３Ｆは、加算器２Ｇか
らの加算信号に乗算係数Ｔｘを乗じ、その乗算信号を加
算器３Ｇ（図示せず）に出力する。

【００２４】加算器ｎ−１Ａは、乗算器ｎ−１Ｄ（図示
せず）からの乗算信号と遅延回路ｎ−１Ｃからの遅延信
号とを加算し、その加算信号を加算器ｎ−１Ｂ及び遅延
回路ｎ−１Ｃに出力する。遅延回路ｎ−１Ｃは、加算器
ｎ−１Ａからの加算信号を１サンプリング周期だけ遅延
させた遅延信号を加算器ｎ−１Ａ、加算器ｎ−１Ｂ及び
加算器ｎ−１Ｇに出力する。加算器ｎ−１Ｂは加算器ｎ
−１Ａからの加算信号と遅延回路ｎ−１Ｃからの遅延信
号とを加算し、その加算信号を乗算器ｎ−１Ｊ及び乗算
器ｎＤに出力する。

【００２５】加算器ｎ−１Ｇは、乗算器ｎ−１Ｆ（図示
せず）からの乗算信号と第ｎ−１番目の単位フィルタの
遅延回路ｎ−１Ｃからの遅延信号とを加算し、その加算
信号を乗算器ｎ−１Ｅ及び乗算器ｎＦに出力する。乗算
器ｎ−１Ｅは、加算器ｎ−１Ｇからの加算信号に乗算係
数ｂｎ−１を乗じ、その乗算信号を加算器ｎＨに出力す
る。乗算器ｎＦは、加算器ｎ−１Ｇからの加算信号に乗
算係数Ｔｘを乗じ、その乗算信号を加算器ｎＧに出力す
る。

【００２６】乗算器ｎＤは加算器ｎ−１Ｂからの加算信
号に乗算係数Ｔｘを乗じ、その乗算信号を加算器ｎＡに
出力する。加算器ｎＡは、乗算器ｎＤからの乗算信号と
遅延回路ｎＣからの遅延信号とを加算し、その加算信号
を加算器ｎＢ及び遅延回路ｎＣに出力する。遅延回路ｎ
Ｃは、加算器ｎＡからの加算信号を１サンプリング周期
だけ遅延させた遅延信号を加算器ｎＡ、加算器ｎＢ及び
加算器ｎＧに出力する。加算器ｎＢは加算器ｎＡからの
加算信号と遅延回路ｎＣからの遅延信号とを加算し、そ
の加算信号を乗算器ｎＪに出力する。

【００２７】加算器ｎＧは、乗算器ｎＦからの乗算信号
と第ｎ番目の単位フィルタの遅延回路ｎＣからの遅延信
号とを加算し、その加算信号を乗算器ｎＥに出力する。
乗算器ｎＥは、加算器ｎＧからの加算信号に乗算係数ｂ
ｎを乗じ、その乗算信号を加算器ｎＨに出力する。加算
器ｎＨは、乗算器ｎ−１Ｅからの乗算信号と乗算器ｎＥ
からの乗算信号とを加算し、その加算信号を加算器ｎ−
１Ｈ（図示せず）に出力する。加算器３Ｈは、乗算器２
Ｅからの乗算信号と加算器４Ｈ（図示せず）からの加算
信号とを加算し、その加算信号を加算器２Ｈに出力す
る。加算器２Ｈは、乗算器１Ｅからの乗算信号と加算器
３Ｈからの加算信号とを加算し、その加算信号を乗算器
３に出力する。

【００２８】乗算器３は、加算器２Ｈからの加算信号に
乗算係数２を乗じ、その乗算信号を加算器１に出力す
る。加算器１は、入力信号Ｘと乗算器３からの乗算信号
とを加算し、その加算信号を乗算器２に出力する。乗算
器２は、加算器１からの加算信号に乗算係数Ｄを乗じ、
その乗算信号を乗算器１Ｄ及び乗算器０Ｊに出力する。
乗算器２の乗算係数Ｄは図３に示す通りであり、乗算器
１Ｅ，２Ｅ，・・・，ｎＥの乗算係数ｂ１，ｂ２，・・
・，ｂｎと乗算係数Ｔｘとから求まる値である。

【００２９】乗算器０Ｊは乗算器２からの乗算信号に乗
算係数ａ０を乗じ、その乗算信号を加算器１Ｌに出力す
る。乗算器１Ｊは加算器１Ｂからの加算信号に乗算係数
ａ１を乗じ、その乗算信号を加算器１Ｌに出力する。乗
算器２Ｊは加算器２Ｂからの加算信号に乗算係数ａ２を
乗じ、その乗算信号を加算器２Ｌに出力する。乗算器ｎ
−１Ｊは加算器ｎ−１Ｂからの加算信号に乗算係数ａｎ
−１を乗じ、その乗算信号を加算器ｎ−１Ｌに出力す
る。乗算器ｎＪは加算器ｎＢからの加算信号に乗算係数
ａｎを乗じ、その乗算信号を加算器ｎＬに出力する。

【００３０】加算器１Ｌは乗算器０Ｊからの乗算信号と
乗算器１Ｊからの乗算信号とを加算し、その加算信号を
加算器２Ｌに出力する。加算器２Ｌは加算器１Ｌからの
加算信号と乗算器２Ｊからの乗算信号とを加算し、その
加算信号を加算器３Ｌ（図示せず）に出力する。加算器
ｎ−１Ｌは加算器ｎ−２Ｌ（図示せず）からの加算信号
と乗算器ｎ−１Ｊからの乗算信号とを加算し、その加算
信号を加算器ｎＬに出力する。加算器ｎＬは加算器ｎ−
１Ｌからの加算信号と乗算器ｎＪからの乗算信号とを加
算し、その加算信号をフィルタリング処理された信号Ｙ
として出力する。

【００３１】なお、図３のＮ次のディジタルフィルタの
ｎを２にすると、図１の２次のディジタルフィルタとな
る。また、図３のＮ次のディジタルフィルタのｎを１と
することによって、加算器１Ｂからの出力は低域通過フ
ィルタによってフィルタリング処理されたものとなり、
乗算器２からの出力は高域通過フィルタによってフィル
タリング処理された信号となる。

【００３２】図４は図１のディジタルフィルタを電子楽
器に適用した場合のハードブロックを示す図である。図
４の実施例において、電子楽器全体の制御は、図示して
いないマイクロプロセッサユニット（ＣＰＵ）、プログ
ラムメモリ及びデータ及びワーキングメモリを含むマイ
クロコンピュータによって行われる。

【００３３】鍵盤１０は、発音すべき楽音の音高を選択
するための複数の鍵を備えており、各鍵に対応したキー
スイッチを有しており、また必要に応じて押圧力検出装
置等のタッチ検出手段を有している。鍵盤１０は音楽演
奏のための基本的な操作子であり、これ以外の演奏操作
子でもよいことはいうまでもない。

【００３４】押鍵検出回路１１は、発生すべき楽音の音
高を指定する鍵盤１０のそれぞれの鍵に対応して設けら
れた複数のキースイッチからなる回路を含んで構成され
ており、新たな鍵が押圧されたときは、その押圧された
鍵のキーコードＫＣを含むキーオンイベント情報ＫＯＮ
を出力し、鍵が新たに離鍵されたときはその離鍵された
鍵のキーコードＫＣを含むキーオフイベント情報ＫＯＦ
Ｆを出力する。また、鍵押し下げ時の押鍵操作速度又は
押圧力等を判別してタッチデータを生成する処理を行
い、生成したタッチデータをキーベロシティデータＫＶ
として出力する。

【００３５】発音割当回路１２は、押鍵検出回路１１か
らのキーコードＫＣ及びキーオンイベント情報ＫＯＮの
入力に基づいて、そのキーコードＫＣの発音を行うチャ
ンネルを割り当てたり、キーコードＫＣ及びキーオフイ
ベント情報ＫＯＦＦの入力に基づいてそのキーコードＫ
Ｃの割り当てを解除したりして、その内容を楽音合成回
路１２及びフィルタ制御回路１８に出力する。なお、図
４においてデータ名の後に付与された『＊』は、時分割
多重で動作しており、そのデータが複数チャンネルの中
の１つのデータであることを示す。

【００３６】音色設定回路１７は、楽音の音色を選択・
設定するための音色選択操作子（図示せず）の操作内容
に応じた音色データＴＣを楽音合成回路１３及びフィル
タ制御回路１８に出力する。従って、この実施例では、
音色設定回路１７によって選択された音色データＴＣに
応じてフィルタ回路１４の周波数特性等（特性変化周波
数及び減衰特性等）が設定される。

【００３７】データ入力装置１９は、フィルタ制御回路
１８が出力するフィルタパラメータＦＰＳ＊の値を適宜
変更するための各種操作子を含むものであり、そのフィ
ルタ制御情報ＦＩをフィルタ制御回路１８に出力する。
また、データ入力装置１９から出力されるフィルタ制御
情報ＦＩはシーケンサ２０に取り込まれ、第１６番目の
チャンネルにシーケンサデータとして記録される。

【００３８】楽音合成回路１３は、複数のチャンネルで
楽音信号の同時発生が可能であり、発音割当回路１２か
ら与えられたキーオンイベント情報ＫＯＮ＊、キーオフ
イベント情報ＫＯＦＦ＊、キーコードＫＣ＊及びキーベ
ロシティＫＶ＊に基づいて、ディジタルの楽音波形信号
Ｗ＊を発生し、フィルタ回路１４に出力する。この楽音
合成回路１３における楽音波形信号の発生方式はいかな
るものを用いてもよい。例えば、発生すべき楽音の音高
に対応して変化するアドレスデータに応じて波形メモリ
に記憶した楽音波形サンプル値データを順次読み出すメ
モリ読み出し方式、又は上記アドレスデータを位相角パ
ラメータデータとして所定の周波数変調演算を実行して
楽音波形サンプル値データを求めるＦＭ方式、あるいは
上記アドレスデータを位相角パラメータデータとして所
定の振幅変調演算を実行して楽音波形サンプル値データ
を求めるＡＭ方式等の公知の方式を適宜採用してもよ
い。

【００３９】フィルタ制御回路１８は、データ入力装置
１９からのフィルタ制御情報ＦＩ、音色設定回路１７か
らの音色データＴＣ及び発音割当回路１２からのキーオ
ンイベント情報ＫＯＮ＊、キーオフイベント情報ＫＯＦ
Ｆ＊、キーコードＫＣ＊及びキーベロシティＫＶ＊を入
力し、これらのデータに基づいたフィルタパラメータＦ
ＰＳ＊をフィルタ回路１４に出力する。

【００４０】フィルタ回路１４は、フィルタ制御回路１
８からのフィルタパラメータＦＰＳ＊に基づいて楽音合
成回路１３からの楽音波形信号Ｗ＊に所望のフィルタリ
ング処理を施し、フィルタリング処理された楽音波形信
号ＦＷ＊をエンベロープ制御回路１５に出力する。フィ
ルタ回路１４は図１のディジタルフィルタの複数個の組
み合わせからなる。なお、このフィルタ回路１４の詳細
構成については後述する。

【００４１】エンベロープ制御回路１５は、フィルタリ
ング処理された楽音波形信号ＦＷ＊を入力し、その振幅
や音量等を制御し、制御された楽音波形信号ＥＦＷ＊を
サウンドシステム１６に出力する。サウンドシステム１
６はエンベロープ制御回路１５からの楽音波形信号ＥＦ
Ｗ＊をアンプ及びスピーカを介して発音する。なお、サ
ウンドシステム１６はこの他にも楽音発生時のボリュー
ムや定位等を制御したりする。

【００４２】シーケンサ２０は、鍵盤１０から出力され
る演奏データ、すなわちキーオンイベント情報ＫＯＮ、
キーオフイベント情報ＫＯＦＦ、キーコードＫＣ及びキ
ーベロシティＫＶをイベント方式で順次入力し、これら
のデータを第１番目から第１５番目までの１５個のチャ
ンネルに順次記録しておき、これらのデータを順次読出
しては発音割当回路１２に出力する。また、シーケンサ
２０は、データ入力装置１９から出力されるフィルタ制
御情報ＦＩを同じくイベント方式で順次入力し、このフ
ィルタ制御情報ＦＩを第１６番目の１個のチャンネルに
順次記録しておき、これらのデータを順次読出してはフ
ィルタ制御回路１８に出力する。

【００４３】図５は、シーケンサ２０に記録されるデー
タの記録フォーマットを示す図である。記録フォーマッ
トは１６個のチャンネルからなり、各チャンネルの先頭
にはヘッダが記録され、それに続いてイベント方式で１
５個のチャンネルにそれぞれ演奏データが記録され、１
個のチャンネルにフィルタ制御情報ＦＩが記録されてい
る。

【００４４】演奏データはキーオンイベント情報ＫＯＮ
とキーコードＫＣとキーベロシティデータＫＶとの組み
合わせからなるキーオンデータか、又はキーオフイベン
ト情報ＫＯＦＦとキーコードデータとの組み合わせから
なるキーオフデータが、イベント間の時間間隔を示すデ
ュレーションデータＤに続いて記録されている。フィル
タ制御情報ＦＩはデュレーションデータＤ、イコライザ
ー指定番号ｉＥＱ、中心周波数データｆｃ、ゲインデー
タＧ、共振の鋭さを示すデータ（レゾナンス係数）Ｑ及
びモード番号Ｍの組み合わせがシーケンスの順番で記録
されている。

【００４５】図６は図４のフィルタ回路１４とフィルタ
制御回路１８の詳細構成の一例を示す図である。図６の
フィルタ回路１４は、図１のディジタルフィルタがｎ個
カスケードに接続されたものである。なお、各ディジタ
ルフィルタにはＰＥＱ１、ＰＥＱ２、・・・、ＰＥＱｎ
の符号を付して示してある。図６のフィルタ制御回路１
８は、ｎ個のディジタルフィルタＰＥＱ１〜ＰＥＱｎに
対応して設けられたｎ個のフィルタ制御部ＦＣ１〜ＦＣ
ｎで構成されている。

【００４６】図６のフィルタ制御回路１８は、データ入
力装置１９又はシーケンサ２０からのフィルタ制御情報
ＦＩ、音色設定回路１７からの音色データＴＣ及び発音
割当回路１２からのキーコードＫＣ＊及びキーベロシテ
ィＫＶ＊を入力し、これらのデータに基づいたフィルタ
パラメータＦＰＳ１＊〜ＦＰＳｎ＊をフィルタ回路１４
の各ディジタルフィルタＰＥＱ１〜ＰＥＱｎに出力す
る。フィルタ制御部ＦＣ１は、中心周波数データｆｃ
１、ゲインデータＧ１、レゾナンス係数Ｑ１及びモード
番号Ｍ１からなるフィルタパラメータをディジタルフィ
ルタＰＥＱ１に出力する。フィルタ制御部ＦＣ２〜ＦＣ
ｎも同様に対応するディジタルフィルタＰＥＱ２〜ＰＥ
Ｑｎに対して中心周波数ディジタルｆｃ２〜ｆｃｎ、ゲ
インデータＧ２〜Ｇｎ、レゾナンス係数Ｑ２〜Ｑｎ、モ
ード番号Ｍ２〜ＭｎからなるフィルタパラメータＦＰＳ
＊を出力する。

【００４７】図６のディジタルフィルタＰＥＱ１はフィ
ルタ制御部ＦＣ１から中心周波数データｆｃ１、ゲイン
データＧ１、レゾナンス係数Ｑ１及びモード番号Ｍ１を
入力し、それに基づいて楽音合成回路１３からの楽音波
形信号Ｗ＊にフィルタリング処理を施し、フィルタリン
グ処理された楽音波形信号を次段のディジタルフィルタ
ＰＥＱ２に出力する。以下、ディジタルフィルタＰＥＱ
２〜ＰＥＱｎ−１はフィルタ制御部ＦＣ２〜ＦＣｎ−１
から中心周波数データｆｃ２〜ｆｃｎ−１、ゲインデー
タＧ２〜Ｇｎ−１、レゾナンス係数Ｑ２〜Ｑｎ−１及び
モード番号Ｍ２〜Ｍｎ−１を入力し、それに基づいて前
段のディジタルフィルタからの楽音波形信号にフィルタ
リング処理を施し、フィルタリング処理された楽音波形
信号をそれぞれの次段のディジタルフィルタに出力す
る。そして、最終段のディジタルフィルタＰＥＱｎはフ
ィルタ制御部ＦＣｎから中心周波数データｆｃｎ、ゲイ
ンデータＧｎ、レゾナンス係数Ｑｎ及びモード番号Ｍｎ
を入力し、それに基づいて前段のディジタルフィルタＰ
ＥＱｎ−１からの楽音波形信号にフィルタリング処理を
施し、フィルタリング処理された楽音波形信号ＦＷ＊を
エンベロープ制御回路１５に出力する。

【００４８】自然楽器では音量の大きさに応じて振幅は
それほど大きく変化しないが、楽音スペクトルの構成す
なわち音量に対する倍音構成が非線型な挙動を示すこと
が知られている。例えば、図７に示すように通常の音量
（中音）の場合に比べて、音が強い（キーベロシティＫ
Ｖの値が大きい）場合には周波数ｆ１，ｆ２付近の倍音
が大きくなり、音が弱い（キーベロシティＫＶの値が小
さい）場合には逆に周波数ｆ１，ｆ２付近の倍音が小さ
くなったりする。

【００４９】そこで、図６の各ディジタルフィルタＰＥ
Ｑ１〜ＰＥＱｎに供給されるフィルタパラメータＦＰＳ
を制御して、フィルタ回路１４全体の周波数特性を図８
のようにすることによって、上述のような自然楽器特有
の挙動を実現することができる。すなわち、音量（キー
ベロシティデータＫＶの値）が大きい強音の場合には周
波数ｆ１及びｆ２付近で増幅度を局所的に増加し、逆に
音量が小さい弱音の場合には周波数ｆ１及びｆ２付近で
増幅度を局所的に減少し、通常の音量（中音）の場合に
は周波数とは無関係にほぼ増幅度を一定とするように、
フィルタ制御回路１８の各フィルタ制御部ＦＣ１〜ＦＣ
ｎが各ディジタルフィルタＰＥＱ１〜ＰＥＱｎに供給す
るフィルタパラメータＦＰＳを制御する。一般には、フ
ィルタパラメータＦＰＳのゲインデータＧ１〜Ｇｎを可
変制御することによって、図８のようなフィルタ特性を
得ることができるが、この実施例ではさらに中心周波数
データｆｃ１〜ｆｃｎ、レゾナンス係数Ｑ１〜Ｑｎを可
変制御することによってよりリアルな表現力を得るよう
にしている。

【００５０】図９は図４のフィルタ回路１４とフィルタ
制御回路１８の詳細構成の別の例を示す図である。図９
のフィルタ回路１４は、ディジタルフィルタとエンベロ
ープ発生器と乗算器とからなるフィルタブロックがｎ個
並列に接続されたものである。ディジタルフィルタには
ＰＥＱ１、ＰＥＱ２、・・・、ＰＥＱｎの符号が付して
ある。ディジタルフィルタＰＥＱ１〜ＰＥＱｎはそれぞ
れの周波数帯域に対応した通過域を有し、ディジタルフ
ィルタＰＥＱ１が最も低周波側に通過域を有し、ディジ
タルフィルタＰＥＱｎが最も高周波側に通過域を有す
る。

【００５１】エンベロープ発生器ＥＧ１〜ＥＧｎは、発
音割当回路１２からのキーオンイベント情報ＫＯＮ＊を
入力し、それに応じたエンベロープ波形を各乗算器に出
力する。各エンベロープ発生器には、ディジタルフィル
タＰＥＱ１〜ＰＥＱｎに対応してＥＧ１、ＥＧ２、・・
・、ＥＧｎの符号が付してある。図１０は、各エンベロ
ープ発生器ＥＧ１〜ＥＧｎのエンベロープ波形を示す図
である。各エンベロープ発生器ＥＧ１〜ＥＧｎのエンベ
ロープ波形は、図１０に示すように低周波側に通過域を
有するディジタルフィルタＰＥＱ１に比べて、高周波側
に通過域を有するディジタルフィルタＰＥＱｎの方が早
く減衰するようになっている。これは、自然楽器におい
て一般に高次倍音ほど早く減衰するという挙動に合わせ
たためである。

【００５２】図９では、フィルタ制御回路１８の詳細構
成については図示しないが、図６のものと同様にｎ個の
ディジタルフィルタＰＥＱ１〜ＰＥＱｎに対応して設け
られたｎ個のフィルタ制御部ＦＣ１〜ＦＣｎで構成され
ており、データ入力装置１９又はシーケンサ２０からの
フィルタ制御情報ＦＩ、音色設定回路１７からの音色デ
ータＴＣ及び発音割当回路１２からのキーコードＫＣ＊
及びキーベロシティＫＶ＊を入力し、これらのデータに
基づいたフィルタパラメータＦＰＳ１＊〜ＦＰＳｎ＊を
フィルタ回路１４の各々のディジタルフィルタＰＥＱ１
〜ＰＥＱｎに出力する。

【００５３】図１１は、高次倍音ほど早く減衰するとい
う自然楽器特有の挙動を実現するためのフィルタ回路１
４の別の構成例を示す図である。図１１のフィルタ回路
１４は、ディジタルフィルタとエンベロープ発生器とか
ら構成されるフィルタブロックがｎ個並列に接続された
ものである。ディジタルフィルタＰＥＱ１〜ＰＥＱｎは
図９のものと同様にそれぞれの周波数帯域毎の通過域を
有し、ディジタルフィルタＰＥＱ１が最も低周波側に通
過域を有し、ディジタルフィルタＰＥＱｎが最も高周波
側に通過域を有する。

【００５４】エンベロープ発生器ＥＧ１〜ＥＧｎは、発
音割当回路１２からのキーオンイベント情報ＫＯＮ＊を
入力し、それに応じたエンベロープ波形（図１０のエン
ベロープ波形）をゲインデータＧ１〜Ｇｎとして対応す
るディジタルフィルタＰＥＱ１〜ＰＥＱｎに出力する。
図１１において、フィルタ制御回路１８は、図６のもの
と同様にｎ個のディジタルフィルタＰＥＱ１〜ＰＥＱｎ
に対応して設けられたｎ個のフィルタ制御部ＦＣ１〜Ｆ
Ｃｎで構成されており、データ入力装置１９又はシーケ
ンサ２０からのフィルタ制御情報ＦＩ、音色設定回路１
７からの音色データＴＣ及び発音割当回路１２からのキ
ーコードＫＣ＊及びキーベロシティＫＶ＊を入力し、こ
れらのデータに基づいたフィルタパラメータＦＰＳ１＊
〜ＦＰＳｎ＊をフィルタ回路１４の各々のディジタルフ
ィルタＰＥＱ１〜ＰＥＱｎに出力する。なお、図１１に
おいて、フィルタ制御回路１８から出力されるフィルタ
パラメータは中心周波数データｆｃ、レゾナンス係数Ｑ
及びモード番号Ｍである。このように、ディジタルフィ
ルタＰＥＱ１〜ＰＥＱｎのゲインデータＧ１〜Ｇｎをエ
ンベロープ波形のような時変信号によって制御すること
によって、図９の場合と同様に高次倍音ほど早く減衰す
るという自然楽器特有の挙動を示すフィルタ回路１４を
実現することができる。

【００５５】

【発明の効果】以上のように、この発明によればＳ−Ｚ
変換によって得られたディジタルフィルタの閉ループ中
に遅延回路を挿入しなくてもディレイフリーループの存
在しないディジタルフィルタを形成することができると
いう効果がある。

【図面の簡単な説明】

【図１】 この発明に係るディジタルフィルタの構成を
示す図である。

【図２】 図１のディジタルフィルタの周波数特性を特
定するために各乗算器に設定される乗算係数の値を示す
フィルタ特性選択表を示す図である。

【図３】 ２個の加算器と遅延回路とからなる単位フィ
ルタをｎ個直列接続したＮ次のディジタルフィルタの構
成を示す図である。

【図４】 図１のディジタルフィルタを電子楽器に適用
した場合のハードブロックを示す図である。

【図５】 図４のシーケンサに記録されているデータの
記録フォーマットを示す図である。

【図６】 図４のフィルタ回路とフィルタ制御回路の詳
細構成の一例を示す図である。

【図７】 自然楽器において音が強いとき及び弱いとき
の楽音スペクトルの変化のようすを示す図である。

【図８】 図７の楽音スペクトルを実現するためにフィ
ルタ回路に必要なフィルタ特性を示す図である。

【図９】 高次倍音ほど早く減衰するという自然楽器特
有の挙動を実現するためのフィルタ回路の構成例を示す
図である。

【図１０】 図９のフィルタ回路を構成する各エンベロ
ープ発生器のエンベロープ波形を示す図である。

【図１１】 高次倍音ほど早く減衰するという自然楽器
特有の挙動を実現するためのフィルタ回路の別の構成例
を示す図である。

【符号の説明】

１，１Ａ，１Ｂ，１Ｌ，２Ａ，２Ｂ，２Ｌ，２Ｅ，２
Ｇ，２Ｈ…加算器、１Ｄ，１Ｅ，１Ｊ，２，２Ｄ，２
Ｅ，２Ｆ，２Ｊ，３，４，５…乗算器、１Ｃ，２Ｃ…遅
延器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 充美 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の信号に第１の係数を乗じたものを
   第２の信号として出力する第１の演算手段と、 前記第２の信号と第３の信号とを加算したものを第４の
   信号として出力する第２の演算手段と、 前記第３の信号と前記第４の信号とを加算したものを第
   ５の信号として出力する第３の演算手段と、 前記第４の信号を１サンプリング周期だけ遅延させたも
   のを前記第３の信号として出力する遅延手段と、 前記第３の信号に第２の係数を乗じたものを第６の信号
   として出力する第４の演算手段と、 入力信号から前記第６の信号を減算したものを第７の信
   号として出力する第５の演算手段と、 前記第７の信号に前記第２の係数に応じた第３の係数を
   乗じたものを前記第１の信号として出力する第６の演算
   手段とから構成されることを特徴とするディジタルフィ
   ルタ。
2. 【請求項２】 第１の信号に第１の係数を乗じたものを
   第２の信号として出力する第１の演算手段と、前記第２
   の信号と第３の信号とを加算したものを第４の信号とし
   て出力する第２の演算手段と、前記第３の信号と前記第
   ４の信号とを加算したものを第５の信号として出力する
   第３の演算手段と、前記第４の信号を１サンプリング周
   期だけ遅延させたものを前記第３の信号として出力する
   遅延手段とからなる単位フィルタを、前記第５の信号が
   前記第１の信号となるように少なくとも２個直列に接続
   して構成されたディジタルフィルタであって、 第１段目の単位フィルタにおいては第１段目の単位フィ
   ルタの遅延手段から出力される第３の信号を第１段目の
   単位フィルタから出力されるフィードバック信号とし、
   第２段目以降の単位フィルタにおいては前段の単位フィ
   ルタから出力されるフィードバック信号に前記第１の係
   数を乗じたものと現段の単位フィルタの遅延手段から出
   力される第３の信号とを加算したものを現段の単位フィ
   ルタから出力されるフィードバック信号とし、それぞれ
   の単位フィルタから出力されるフィードバック信号にそ
   れぞれのフィードバック係数を乗じたものを出力する第
   ４の演算手段と、 この第４の演算手段から出力されるフィードバック信号
   を全て加算し、それに係数２を乗じたものを第６の信号
   として出力する第５の演算手段と、 入力信号から前記第６の信号を減算したものを第７の信
   号として出力する第６の演算手段と、 前記第７の信号に前記第４の演算手段で乗じられたそれ
   ぞれのフィードバック係数に対応した係数を乗じたもの
   を前記第１段の単位フィルタの第１の信号として出力す
   る第７の演算手段と、 前記フィルタ群を構成する各単位フィルタの第１の信号
   及び第５の信号にそれぞれのフィードフォワード係数を
   乗じ、これらの信号を全て加算したものをフィルタリン
   グ信号として出力する第８の演算手段とから構成される
   ことを特徴するディジタルフィルタ。