JPS62147531A - 制御ｒｏｍのアクセス方式 - Google Patents
制御ｒｏｍのアクセス方式Info
- Publication number
- JPS62147531A JPS62147531A JP28999585A JP28999585A JPS62147531A JP S62147531 A JPS62147531 A JP S62147531A JP 28999585 A JP28999585 A JP 28999585A JP 28999585 A JP28999585 A JP 28999585A JP S62147531 A JPS62147531 A JP S62147531A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- data
- cpu
- control
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、中央演算処理装置内に設けられる制ｉＲＯ
Ｍのアクセス方式に関する。
Ｍのアクセス方式に関する。
［従来技術とその問題点コ
これまでに、制御ＲＯＭ （リードオンリーメモリ）を
内蔵したｌチップＣＰＵ（中央演算処理袋２７）が数多
く実用化されている。従来、ｌチップＣＰＵの制ＷＲＯ
ＭはＣＰＵの処理スピードに比較してそのアクセス時間
が長く、このためこれら相互の速度調整を計るためにＣ
ＰＵ側にダミーサイクル時間を設定している。即ち、Ｃ
ＰＵは命令実行を終了して、この制御ＲＯＭのアドレス
決定を行い、アクセスをかけるが、ル制御ＲＯＭにアク
セス中はＣＰＵは遊び時間を有し、そこにダミーサイク
ルが挿入されている。このダミーサイクル時間はＣＰＵ
の誤動作防止に役立っているが、制御ＲＡＭへのアクセ
ス時間相当分各種演算処理を行なわない（中断する）、
具体的にはデータがないのでできない。従って全体的に
ＣＰＵの処理速度が低速にならざるを得ないというへ・
古が訊うた。
内蔵したｌチップＣＰＵ（中央演算処理袋２７）が数多
く実用化されている。従来、ｌチップＣＰＵの制ＷＲＯ
ＭはＣＰＵの処理スピードに比較してそのアクセス時間
が長く、このためこれら相互の速度調整を計るためにＣ
ＰＵ側にダミーサイクル時間を設定している。即ち、Ｃ
ＰＵは命令実行を終了して、この制御ＲＯＭのアドレス
決定を行い、アクセスをかけるが、ル制御ＲＯＭにアク
セス中はＣＰＵは遊び時間を有し、そこにダミーサイク
ルが挿入されている。このダミーサイクル時間はＣＰＵ
の誤動作防止に役立っているが、制御ＲＡＭへのアクセ
ス時間相当分各種演算処理を行なわない（中断する）、
具体的にはデータがないのでできない。従って全体的に
ＣＰＵの処理速度が低速にならざるを得ないというへ・
古が訊うた。
［発明の目的］
この発明は上述した事情に鑑みてなされたもので、その
目的とするところは、ダミーサイクルをなくし、ｃｐｕ
の処理動作を中断させることなく、ＣＰＵの処理速度を
向上させる制御ＲＯＭのアクセス方式を提供しようとす
るものである。
目的とするところは、ダミーサイクルをなくし、ｃｐｕ
の処理動作を中断させることなく、ＣＰＵの処理速度を
向上させる制御ＲＯＭのアクセス方式を提供しようとす
るものである。
［発明の要点］
この発明は上述した目的を達成するために、ＣＰＵ内に
制御ＲＯＭ＠Ｈ複数個設け、ＣＰＵの処理時間と並行し
て各々の制御ＲＯＭを時分割でアクセスする点を要旨と
している。
制御ＲＯＭ＠Ｈ複数個設け、ＣＰＵの処理時間と並行し
て各々の制御ＲＯＭを時分割でアクセスする点を要旨と
している。
［実施例］
以下、この発明の一実施例を図面に基づいて説明する。
第１図は本発明の制御ＲＯＭのアクセス方式を適用した
ＣＰＵ（中央演算処理装置）の全体回路構成図を示して
いる。このＣＰＵはマイクロプログラム制御方式で動作
するもので、制御部となる２個のＲＯＭ （リードオン
リメモリ）１．１１はこのＣＰＵの全ての動作を制御す
るマイクプログラムを夫々記憶し、マイクロ命令ＡＤ、
ＤＡ、ＯＦを並列的に夫々出力する。ＲＯＭ１．１１の
プログラムアドレスは各々のアドレスカウンタ２．１２
により夫々設定され、これらの各法のアドレスは後述す
る同一のクロックジェネレータからアドレスカウンタ２
．１２に夫々与えられる所定クロック信号により歩進し
て得られる。各ＲＯＭＩ、１１から夫々出力される上位
４ビツトのマイクロ命令ＡＤはパスラインを介して夫々
のラッチ３．１３に入力され１次の中位４ビツトのマイ
クロ命令は夫々のラッチ４．１４に入力され。
ＣＰＵ（中央演算処理装置）の全体回路構成図を示して
いる。このＣＰＵはマイクロプログラム制御方式で動作
するもので、制御部となる２個のＲＯＭ （リードオン
リメモリ）１．１１はこのＣＰＵの全ての動作を制御す
るマイクプログラムを夫々記憶し、マイクロ命令ＡＤ、
ＤＡ、ＯＦを並列的に夫々出力する。ＲＯＭ１．１１の
プログラムアドレスは各々のアドレスカウンタ２．１２
により夫々設定され、これらの各法のアドレスは後述す
る同一のクロックジェネレータからアドレスカウンタ２
．１２に夫々与えられる所定クロック信号により歩進し
て得られる。各ＲＯＭＩ、１１から夫々出力される上位
４ビツトのマイクロ命令ＡＤはパスラインを介して夫々
のラッチ３．１３に入力され１次の中位４ビツトのマイ
クロ命令は夫々のラッチ４．１４に入力され。
又下位４ビツトのマイクロ命令ＯＰは夫々のラッチ５．
１５に入力される。ラッチ３〜５、ラッチ１３〜１５の
クロック端子（ＣＫ）には後述するクロックジェネレー
タから所定のクロック信号が同一に与えられており、こ
れらマイクロ命令へ〇、ＤＡ、ＯＰを記憶保持する。ラ
ッチ３．４．５の各出力はトランスファゲート６．７．
８の各入力側に、同様にラッチ１３．１４．１５の各出
力はトランスフアゲ−）１６．１７．１８の各入力側に
夫々与えられている。トランスファゲート６．７．８の
各制御ゲートとトランスファゲート１６．１７．１８の
各制御ゲートとは互いに接続されており、トランスファ
ゲート６．７．８はゲート信号がＯ″のとき開成、逆に
トランスファゲートＩＲ，１７，１８はゲート信号が“
１″のとき開信する。トランスファゲート６、とトラン
スファ’Ｆ’−）１６の出力側は共にトランスフアゲ−
）２０の入力側へ接続され、又トランスファゲート７と
トランスファゲート１７の出力側は共に他方のトランス
フアゲ−）２１の入力側に接続されている。トランスフ
ァゲート２０とトランスフアゲ−）２１の制御回路は互
いに接続され、トランスファゲート２０はゲート信号が
“０”のとき、トランスファゲート２１はゲート信号が
“１″のとき相反して開成する。而してトランスは共に
オペレーションデコーダ２２の入力側に接続されている
。一方トランスファゲート２０とトランスファゲート２
１の出力側は共にＲＡＭ２３の入力側に接続されている
。アドレスカウンタ２．１２の各歩進用の入力側には２
人力のアンドゲート９．１９の出力側が夫々接続されて
おり、トランスファゲート６．７．８及びトランスファ
ゲート１６．１７．１８の制御ゲート側はインバータｌ
Ｏを介してアンドゲート９の一方の入力側に、又直接に
はアントゲ−）１９の一方の入力側に夫々接続されてい
る。各ＲＯＭＩ、１１から出力されるマイクロ命令ＡＤ
は各ラッチ３．１３そして各トランスファゲート６．１
６、及びトランスファゲート２０を通過してＲＡＭ２３
のアドレス入力端子に被演算アドレスデータとして入力
される。マイクロ命令ＤＡは各チー２チ４．１４そして
各トランスファゲート７．１７及びトランスファゲート
２１を通過してＲＡＭ２３のアドレス入力端子にアドレ
スデータ又は演算数値データとし−Ｐ１４１Ｊｅ柄１
−十−ノルへ人人へ１５１ＪＬ Ａｌ 二（５．１５と
して各トランスファゲート８．１８を通過してオペレー
ションデコーダ２２にオペレーションコードとして与え
られる。オペレーションデコーダ２２はこのオペレーシ
ョンコードを解読しＲＡＭ２３へ書込み信号（ＷＲＩＴ
Ｅ）、及び他の制御回路へその他の機能信号として夫々
送出する。而してＲＡＭ２３から読出されるデータは並
列的に設けられたラッチ２４．２５に送出され、ｖｋ述
するクロックジェネレータから所定のクロック信号が与
えられたときに記憶保持される。
１５に入力される。ラッチ３〜５、ラッチ１３〜１５の
クロック端子（ＣＫ）には後述するクロックジェネレー
タから所定のクロック信号が同一に与えられており、こ
れらマイクロ命令へ〇、ＤＡ、ＯＰを記憶保持する。ラ
ッチ３．４．５の各出力はトランスファゲート６．７．
８の各入力側に、同様にラッチ１３．１４．１５の各出
力はトランスフアゲ−）１６．１７．１８の各入力側に
夫々与えられている。トランスファゲート６．７．８の
各制御ゲートとトランスファゲート１６．１７．１８の
各制御ゲートとは互いに接続されており、トランスファ
ゲート６．７．８はゲート信号がＯ″のとき開成、逆に
トランスファゲートＩＲ，１７，１８はゲート信号が“
１″のとき開信する。トランスファゲート６、とトラン
スファ’Ｆ’−）１６の出力側は共にトランスフアゲ−
）２０の入力側へ接続され、又トランスファゲート７と
トランスファゲート１７の出力側は共に他方のトランス
フアゲ−）２１の入力側に接続されている。トランスフ
ァゲート２０とトランスフアゲ−）２１の制御回路は互
いに接続され、トランスファゲート２０はゲート信号が
“０”のとき、トランスファゲート２１はゲート信号が
“１″のとき相反して開成する。而してトランスは共に
オペレーションデコーダ２２の入力側に接続されている
。一方トランスファゲート２０とトランスファゲート２
１の出力側は共にＲＡＭ２３の入力側に接続されている
。アドレスカウンタ２．１２の各歩進用の入力側には２
人力のアンドゲート９．１９の出力側が夫々接続されて
おり、トランスファゲート６．７．８及びトランスファ
ゲート１６．１７．１８の制御ゲート側はインバータｌ
Ｏを介してアンドゲート９の一方の入力側に、又直接に
はアントゲ−）１９の一方の入力側に夫々接続されてい
る。各ＲＯＭＩ、１１から出力されるマイクロ命令ＡＤ
は各ラッチ３．１３そして各トランスファゲート６．１
６、及びトランスファゲート２０を通過してＲＡＭ２３
のアドレス入力端子に被演算アドレスデータとして入力
される。マイクロ命令ＤＡは各チー２チ４．１４そして
各トランスファゲート７．１７及びトランスファゲート
２１を通過してＲＡＭ２３のアドレス入力端子にアドレ
スデータ又は演算数値データとし−Ｐ１４１Ｊｅ柄１
−十−ノルへ人人へ１５１ＪＬ Ａｌ 二（５．１５と
して各トランスファゲート８．１８を通過してオペレー
ションデコーダ２２にオペレーションコードとして与え
られる。オペレーションデコーダ２２はこのオペレーシ
ョンコードを解読しＲＡＭ２３へ書込み信号（ＷＲＩＴ
Ｅ）、及び他の制御回路へその他の機能信号として夫々
送出する。而してＲＡＭ２３から読出されるデータは並
列的に設けられたラッチ２４．２５に送出され、ｖｋ述
するクロックジェネレータから所定のクロック信号が与
えられたときに記憶保持される。
ラッチ２４から紐出されたデータは演算器（ＡＬＵ）２
６のへ入力側へ、ラッチ２５から読出されたデータはト
ランスファゲート２７に制御され゛て演算器２６のＢ入
力側へ夫々与えられる。又トランスファゲート７．１７
を通過したマイクロ命令ＤＡはトランスファゲート２８
を介して演算器２６のＢ入力側へ与えられる。トランス
ファゲート２７．２８の制御ゲートにはオペレーション
デコーダ２２の選択信号が与えられており、トランスフ
ァゲート２７はゲート入力が“０″のとき、トランスフ
ァゲート２８はゲート入力が“ｌ”のとき開成する。演
算器２６の演算結果はパスラインを介してＲＡＭ２３の
データ入力側に与えられる。３０は第２図に示す各種ク
ロック信号Ｔ１、Ｔ１ φ１．Ｔ２ φ１、Ｔ３φ１を
発生するクロックジェネレータであり、クロック信号Ｔ
Ｉは％分周期であるバイナリカウンタ（ＢＣ）２９の入
力側に与えちれる。クロック信号ＴＩの立上りに同期し
て反転され、繕に分周されてバイナリカウンタ（ＢＣ）
２９より出力される制御ＲＯＭ選択信号はトランスファ
ゲート６〜８、トランスファゲート１６〜１８のゲート
、インバータ１０及びアンドゲート１９の一方の入力側
に与えられ、クロック信号Ｔ３φ１はアンドゲート９．
１９の他方の入力側に与えられる。
６のへ入力側へ、ラッチ２５から読出されたデータはト
ランスファゲート２７に制御され゛て演算器２６のＢ入
力側へ夫々与えられる。又トランスファゲート７．１７
を通過したマイクロ命令ＤＡはトランスファゲート２８
を介して演算器２６のＢ入力側へ与えられる。トランス
ファゲート２７．２８の制御ゲートにはオペレーション
デコーダ２２の選択信号が与えられており、トランスフ
ァゲート２７はゲート入力が“０″のとき、トランスフ
ァゲート２８はゲート入力が“ｌ”のとき開成する。演
算器２６の演算結果はパスラインを介してＲＡＭ２３の
データ入力側に与えられる。３０は第２図に示す各種ク
ロック信号Ｔ１、Ｔ１ φ１．Ｔ２ φ１、Ｔ３φ１を
発生するクロックジェネレータであり、クロック信号Ｔ
Ｉは％分周期であるバイナリカウンタ（ＢＣ）２９の入
力側に与えちれる。クロック信号ＴＩの立上りに同期し
て反転され、繕に分周されてバイナリカウンタ（ＢＣ）
２９より出力される制御ＲＯＭ選択信号はトランスファ
ゲート６〜８、トランスファゲート１６〜１８のゲート
、インバータ１０及びアンドゲート１９の一方の入力側
に与えられ、クロック信号Ｔ３φ１はアンドゲート９．
１９の他方の入力側に与えられる。
［実施例の動作］
今ＲＯＭＩには第３図に示す、ＲＯＭＩＩには第４図に
示す命令が格納されているものとし演算器２６でこれら
の命令を実行する場合について説明する。現在第２図（
１）の０点に示すＴ１のタイミングであり、バイナリカ
ウンタ（ＢＣ）２９の出力である同図（５）の制御ＲＯ
Ｍ選択信号は“θ″である。クロック信号ＴＩの立上り
で各ＲＯＭＩ、１１の出力データはラッチ３〜５．ラッ
チ１３〜１５に夫々記憶保持される。そこでトランスフ
ァゲート６〜８が開成、トランスフアゲ−）１８〜１８
が閉成のため、ラッチ３の出力データがトランスファゲ
ート２０に、ラッチ４の出力データがトランスファゲー
ト２１に、ラッチ５の出力データがオペレーションデコ
ーダ２２に夫々送出される。第３図から明らかなように
ラッチ３の内容はＲＡＭ２３内の被演算データのアドレ
スを、ラッチ４の内容はＲＡＭ２３内の演算データのア
ドレス又は演算数値データを、ラッチ５の内容は実行命
令の出力別を夫々表わしている。ラッチ５からオペレー
ションコードを受は取ったオペレーションデコーダ２２
は第３図のステップＡ、の命令を解読し、トランスファ
ゲート２７を閉成１プＬ貴ソｔ−ｙ、ｈ’ ｋｇ交九
■虐＋ス 、−の←め演算器２６にはパスラインとトラ
ンスファゲート７とを介してラッチ４が接続され、今ラ
ッチ４にはＲＯＭＩから演算数値データが与えられてい
る。こうしてステップＡの演算用数値データ“０００１
″がＢ入力側から演算器２６に与えられる。ここでオペ
レーションデコーダ２２は演算器２６に対して、Ａ入力
側を無視する指令信号を送出するため演算器２６はＢ入
力側からのデータ“０００１″をＲＡＭ２３のデータ入
力端子に向けて出力する、而してクロック信号ＴＩのタ
イミングではトランスファゲート２０が開成し、ラッチ
３の被演算用データのアドレス“００００″がＲＡＭ２
３に指示される。ここでオペレーションデコーダはクロ
ック信号Ｔ３φｉのタイミングでＲＡＭ２３に対してラ
イト（ＷＲＩＴＥ）信号を送出するため、ＲＡＭ２３内
の“００００″番地に演算器２６からの数値データ“０
００１″が書き込まれる（ステップＡ）。
示す命令が格納されているものとし演算器２６でこれら
の命令を実行する場合について説明する。現在第２図（
１）の０点に示すＴ１のタイミングであり、バイナリカ
ウンタ（ＢＣ）２９の出力である同図（５）の制御ＲＯ
Ｍ選択信号は“θ″である。クロック信号ＴＩの立上り
で各ＲＯＭＩ、１１の出力データはラッチ３〜５．ラッ
チ１３〜１５に夫々記憶保持される。そこでトランスフ
ァゲート６〜８が開成、トランスフアゲ−）１８〜１８
が閉成のため、ラッチ３の出力データがトランスファゲ
ート２０に、ラッチ４の出力データがトランスファゲー
ト２１に、ラッチ５の出力データがオペレーションデコ
ーダ２２に夫々送出される。第３図から明らかなように
ラッチ３の内容はＲＡＭ２３内の被演算データのアドレ
スを、ラッチ４の内容はＲＡＭ２３内の演算データのア
ドレス又は演算数値データを、ラッチ５の内容は実行命
令の出力別を夫々表わしている。ラッチ５からオペレー
ションコードを受は取ったオペレーションデコーダ２２
は第３図のステップＡ、の命令を解読し、トランスファ
ゲート２７を閉成１プＬ貴ソｔ−ｙ、ｈ’ ｋｇ交九
■虐＋ス 、−の←め演算器２６にはパスラインとトラ
ンスファゲート７とを介してラッチ４が接続され、今ラ
ッチ４にはＲＯＭＩから演算数値データが与えられてい
る。こうしてステップＡの演算用数値データ“０００１
″がＢ入力側から演算器２６に与えられる。ここでオペ
レーションデコーダ２２は演算器２６に対して、Ａ入力
側を無視する指令信号を送出するため演算器２６はＢ入
力側からのデータ“０００１″をＲＡＭ２３のデータ入
力端子に向けて出力する、而してクロック信号ＴＩのタ
イミングではトランスファゲート２０が開成し、ラッチ
３の被演算用データのアドレス“００００″がＲＡＭ２
３に指示される。ここでオペレーションデコーダはクロ
ック信号Ｔ３φｉのタイミングでＲＡＭ２３に対してラ
イト（ＷＲＩＴＥ）信号を送出するため、ＲＡＭ２３内
の“００００″番地に演算器２６からの数値データ“０
００１″が書き込まれる（ステップＡ）。
このクロック信号Ｔコφｌのタイミングではアンドゲー
ト９の出力が“ｌ”となり、アドレスカウンタ１２は歩
進されてＲＯＭ１のプログラムアドレスも＋１インクリ
メントされて、第３図ステップＢの命令が格納されてい
る次のアドレスを指示する。ここで重要なことはアンド
ゲート１９の出力は“０゛のためＲＯＭＩＩのプログラ
ムアドレスは更新されず元のままである。
ト９の出力が“ｌ”となり、アドレスカウンタ１２は歩
進されてＲＯＭ１のプログラムアドレスも＋１インクリ
メントされて、第３図ステップＢの命令が格納されてい
る次のアドレスを指示する。ここで重要なことはアンド
ゲート１９の出力は“０゛のためＲＯＭＩＩのプログラ
ムアドレスは更新されず元のままである。
第２図（１）の（■）点に示す次のクロック信号ＴＩの
タイミングになると、バイナリカウンタ（ＢＣ）２９の
出力である同図（５）の制御ＲＯＭ選択信号は反転して
“１”となる、よって今度はトランスファゲート１６〜
１９が開成し、アドレスカウンタ１２の出力データがラ
ッチ１３〜１５を介して、トランスファゲート２０．２
１及びオペレーションデコーダ２２に夫々送出される。
タイミングになると、バイナリカウンタ（ＢＣ）２９の
出力である同図（５）の制御ＲＯＭ選択信号は反転して
“１”となる、よって今度はトランスファゲート１６〜
１９が開成し、アドレスカウンタ１２の出力データがラ
ッチ１３〜１５を介して、トランスファゲート２０．２
１及びオペレーションデコーダ２２に夫々送出される。
第４図から明らかのようにラッチ１３の内容はＲＡＭ２
３内の被演算データのアドレスを、１４の内容はＲＡＭ
２３内の演算データのアドレス又は演算数値データを、
ラッチ１５の内容は実行命令の種別を夫々表わしている
。う７チ１５からオペレーションコードを受は取ったオ
ペレーションデコーダ２２は：ｆ４４図のステップＤの
命令を解読し、同様にトランスファゲート２７を閉成し
てトランスファゲート２８を開成する。このため演算器
２６にはパスラインとトランスファゲート１７とを介し
てラッチ１４が接続され、今ラッチ１４にはＲＯＭＩＩ
から演算数値データが与えられている。こうしてステッ
プＤの演算用数値データ“０００１”がＢ個入力側から
演算器２６に与えられる。ここでオペレーションデコー
ダ２２は演算器２６に対してＡ入力側を無視する指令信
号を送出するため、演算器２６はＢ入力側からの数値デ
ータ“０００１”をＲＡＭ２３のデータ入力端に向けて
出力する。而して今回のＴＩ タイミングではトランス
ファゲート２０が開成し、ラッチ１３の被演算用データ
のアドレス“００１０″ （２番地）がＲＡＭ２３に指
示される。ここでオペレーションデコーダ２２はクロッ
ク信号Ｔ３φ１のタイミングでＲＡＭ２３に対しライト
（ＷＲＩＴＥ）信号を送出するため、ＲＡＭ２３内の“
００１０”番地に演算器２６からの数値データ“０００
１″が書き込まれる（ステップＤ）。
３内の被演算データのアドレスを、１４の内容はＲＡＭ
２３内の演算データのアドレス又は演算数値データを、
ラッチ１５の内容は実行命令の種別を夫々表わしている
。う７チ１５からオペレーションコードを受は取ったオ
ペレーションデコーダ２２は：ｆ４４図のステップＤの
命令を解読し、同様にトランスファゲート２７を閉成し
てトランスファゲート２８を開成する。このため演算器
２６にはパスラインとトランスファゲート１７とを介し
てラッチ１４が接続され、今ラッチ１４にはＲＯＭＩＩ
から演算数値データが与えられている。こうしてステッ
プＤの演算用数値データ“０００１”がＢ個入力側から
演算器２６に与えられる。ここでオペレーションデコー
ダ２２は演算器２６に対してＡ入力側を無視する指令信
号を送出するため、演算器２６はＢ入力側からの数値デ
ータ“０００１”をＲＡＭ２３のデータ入力端に向けて
出力する。而して今回のＴＩ タイミングではトランス
ファゲート２０が開成し、ラッチ１３の被演算用データ
のアドレス“００１０″ （２番地）がＲＡＭ２３に指
示される。ここでオペレーションデコーダ２２はクロッ
ク信号Ｔ３φ１のタイミングでＲＡＭ２３に対しライト
（ＷＲＩＴＥ）信号を送出するため、ＲＡＭ２３内の“
００１０”番地に演算器２６からの数値データ“０００
１″が書き込まれる（ステップＤ）。
このクロック信号Ｔ３φ１のタイミングではアンドゲー
ト１９の出力が１”となり（制御ＲＯＭ選択信号が１の
ため）、アドレスカウンタ１２は歩進されて、ＲＯＭＩ
Ｉのプログラムアドレスも＋１インクリメントされ、第
４図ステップＥの命令が格納されている次のアドレスを
指示する。
ト１９の出力が１”となり（制御ＲＯＭ選択信号が１の
ため）、アドレスカウンタ１２は歩進されて、ＲＯＭＩ
Ｉのプログラムアドレスも＋１インクリメントされ、第
４図ステップＥの命令が格納されている次のアドレスを
指示する。
このときＲＯＭＩのプログラムアドレスは今だステップ
Ｂのままである。
Ｂのままである。
次のＴ１のタイミングで（第２図■点）、バイナリカウ
ンタ（Ｂ Ｃ）の２９出力は反転して“０′°となり、
よってトランスファゲート６〜８が開成する。ＲＯＭＩ
の出力データがラッチ３〜５を介して有効となる。ＲＯ
ＭＩの出力は第３図ステップＢの“ＲＡＭの１番地に１
を入れる”命令である。前述と同様な過程をへてＲＡＭ
の１番地（” ｏ ｏ ｏ ｔ″）にクロック信号Ｔ３
φ！のタイミングで数値“ｌ”が書込まれる。同時にア
ンドゲート９の出力が“ｌ”となり、アドレスカラン々
２７１１（ブト；４＊ （ｈ−ＲＯＭ １ ｎｚザロ〃
号〕、７に゛トスは次のステップＣ（第３図）を指示す
る。このときＲＯＭＩＩのプログラムアドレスは今だス
テップＥのままである。
ンタ（Ｂ Ｃ）の２９出力は反転して“０′°となり、
よってトランスファゲート６〜８が開成する。ＲＯＭＩ
の出力データがラッチ３〜５を介して有効となる。ＲＯ
ＭＩの出力は第３図ステップＢの“ＲＡＭの１番地に１
を入れる”命令である。前述と同様な過程をへてＲＡＭ
の１番地（” ｏ ｏ ｏ ｔ″）にクロック信号Ｔ３
φ！のタイミングで数値“ｌ”が書込まれる。同時にア
ンドゲート９の出力が“ｌ”となり、アドレスカラン々
２７１１（ブト；４＊ （ｈ−ＲＯＭ １ ｎｚザロ〃
号〕、７に゛トスは次のステップＣ（第３図）を指示す
る。このときＲＯＭＩＩのプログラムアドレスは今だス
テップＥのままである。
次のクロック信号Ｔ＋ のタイミングで（第２図（ｄ）
）、バイナリカウンタ（ＢＣ）２９の出力は反転して“
ｌ”となり、よってトランスファゲート１６〜１８が開
成する。ＲＯＭＩＩの出力データがラッチ１３〜１５を
介して有効となる。ＲＯＭＩＩの出力は第４図ステップ
Ｅの“ＲＡＭの３番地に１を入れる”命令である。前述
と同様な過程をへてＲＡＭの３番地（“００１１”）に
クロック信号Ｔ３φｌのタイミングで数値“ｌ”が書込
まれる。同時にアンドゲート１９の出力が“ｌ”となり
、アドレスカウンタ１２が歩進され、ＲＯＭ１１のプロ
グラムアドレスは次のステップＦ（第４図）を指示する
。
）、バイナリカウンタ（ＢＣ）２９の出力は反転して“
ｌ”となり、よってトランスファゲート１６〜１８が開
成する。ＲＯＭＩＩの出力データがラッチ１３〜１５を
介して有効となる。ＲＯＭＩＩの出力は第４図ステップ
Ｅの“ＲＡＭの３番地に１を入れる”命令である。前述
と同様な過程をへてＲＡＭの３番地（“００１１”）に
クロック信号Ｔ３φｌのタイミングで数値“ｌ”が書込
まれる。同時にアンドゲート１９の出力が“ｌ”となり
、アドレスカウンタ１２が歩進され、ＲＯＭ１１のプロ
グラムアドレスは次のステップＦ（第４図）を指示する
。
以下同様に第５図に示したようにオペレーションデコー
ダ２２、ＲＡＭ２３、演算器２６はステップＡ、ステッ
プＤ、ステップＢ、ステップＥ、ステップＣ，ステップ
Ｆの順序でプログラム命令を実行して行く、このように
してＲＯＭＩのアクセス中にＲＯＭＩＩの命令をオペレ
ーションデコーダ２２、ＲＡＭ２３、演算器２６実行し
、逆にＲＯＭＩＩのアクセス中にＲＯＭＩの命令を実行
するためＣＰＵ全体としての処理能力が大幅に向上する
。
ダ２２、ＲＡＭ２３、演算器２６はステップＡ、ステッ
プＤ、ステップＢ、ステップＥ、ステップＣ，ステップ
Ｆの順序でプログラム命令を実行して行く、このように
してＲＯＭＩのアクセス中にＲＯＭＩＩの命令をオペレ
ーションデコーダ２２、ＲＡＭ２３、演算器２６実行し
、逆にＲＯＭＩＩのアクセス中にＲＯＭＩの命令を実行
するためＣＰＵ全体としての処理能力が大幅に向上する
。
［発明の効果］
この発明は以上詳細に説明したように、ＣＰＵ内に複数
個の制御ＲＯＭを設け、各々の制御ＲＯＭを時分割でア
クセスするとともに、一方の制御ＲＯＭの命令を実行中
に他方の制御ＲＯＭをアクセスするようにしたので、ア
クセス時間が長い制御ＲＯＭが設けられていても、ＣＰ
Ｕ全体の処理速度を大幅に高めることができる。
個の制御ＲＯＭを設け、各々の制御ＲＯＭを時分割でア
クセスするとともに、一方の制御ＲＯＭの命令を実行中
に他方の制御ＲＯＭをアクセスするようにしたので、ア
クセス時間が長い制御ＲＯＭが設けられていても、ＣＰ
Ｕ全体の処理速度を大幅に高めることができる。
第１図は本発明の制御ＲＯＭのアクセス方式を適用した
ＣＰＵの回路構成図、第２図は本発明の詳細な説明する
ためのタイムチャート、第３〜第５図は本発明の詳細な
説明するための具体的なステップ図である。 ｌ・・・・・・ＲＯＭ、２．１２・・・・・・アドレス
カウンタ、３．４．５．１３．１４．１５．２４．２５
・・・・・・ラッチ、６．７．８．１６．１７．１８゜
２０．２７．２８・・・・・・トランスファゲート、９
．１９・・・・・・アンドゲート、ｌＯ・・・・・・イ
ンバータ、２２・・・・・・オペレーションデコーダ、
２３・・・・・・ＲＡＭ、２６・・・・・・演算器、Ｔ
、、Ｔ３ φ１・・・・・・クロック信号。
ＣＰＵの回路構成図、第２図は本発明の詳細な説明する
ためのタイムチャート、第３〜第５図は本発明の詳細な
説明するための具体的なステップ図である。 ｌ・・・・・・ＲＯＭ、２．１２・・・・・・アドレス
カウンタ、３．４．５．１３．１４．１５．２４．２５
・・・・・・ラッチ、６．７．８．１６．１７．１８゜
２０．２７．２８・・・・・・トランスファゲート、９
．１９・・・・・・アンドゲート、ｌＯ・・・・・・イ
ンバータ、２２・・・・・・オペレーションデコーダ、
２３・・・・・・ＲＡＭ、２６・・・・・・演算器、Ｔ
、、Ｔ３ φ１・・・・・・クロック信号。
Claims (1)
- 各種データを出力する複数の読出し専用メモリ（ＲＯＭ
）と、前記データが入力されて記憶される記憶手段と、
前記データを解読して各種機能命令を出力するオペレー
ションデコーダと、前記記憶手段の出力データと前記機
能命令とに基づいて演算処理を行う演算手段と、前記読
出し専用メモリのうち少なくとも１つからデータを読み
出すと同時に、他の読出専用メモリから読み出した前記
機能命令を前記記憶手段、オペレーションデコーダ及び
前記演算手段に実行させるタイミング手段とを備えた制
御ＲＯＭのアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28999585A JPS62147531A (ja) | 1985-12-23 | 1985-12-23 | 制御ｒｏｍのアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28999585A JPS62147531A (ja) | 1985-12-23 | 1985-12-23 | 制御ｒｏｍのアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62147531A true JPS62147531A (ja) | 1987-07-01 |
Family
ID=17750415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28999585A Pending JPS62147531A (ja) | 1985-12-23 | 1985-12-23 | 制御ｒｏｍのアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62147531A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07210380A (ja) * | 1994-01-25 | 1995-08-11 | Yamaha Corp | ディジタル信号処理装置 |
-
1985
- 1985-12-23 JP JP28999585A patent/JPS62147531A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07210380A (ja) * | 1994-01-25 | 1995-08-11 | Yamaha Corp | ディジタル信号処理装置 |
| US5951673A (en) * | 1994-01-25 | 1999-09-14 | Yamaha Corporation | Digital signal processing device capable of selectively imparting effects to input data |
| US6189085B1 (en) | 1994-01-25 | 2001-02-13 | Yamaha Corporation | Digital signal processing device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3991404A (en) | Apparatus for carrying out macroinstructions in a microprogrammed computer | |
| US4631663A (en) | Macroinstruction execution in a microprogram-controlled processor | |
| JPH0248931B2 (ja) | ||
| JPS63273134A (ja) | マクロ命令パイプラインを用いてマイクロ命令を変更する方法及び装置 | |
| US4467415A (en) | High-speed microprogram control apparatus with decreased control storage requirements | |
| JPH0241053B2 (ja) | ||
| JPH0769791B2 (ja) | マイクロプロセッサ | |
| US5247624A (en) | Microprogram controller including leading microinstruction from a generator executed while succeeding microinstruction from memory is read out | |
| US4236205A (en) | Access-time reduction control circuit and process for digital storage devices | |
| JPH0447335B2 (ja) | ||
| JPS62147531A (ja) | 制御ｒｏｍのアクセス方式 | |
| JP2583506B2 (ja) | データ処理装置 | |
| JP2619425B2 (ja) | シーケンスコントローラ | |
| JPS6134188B2 (ja) | ||
| EP0232796B1 (en) | Pseudo-microprogramming in microprocessor with compressed control rom and with strip layout of busses, alu and registers | |
| JPH0218729B2 (ja) | ||
| JPH024010B2 (ja) | ||
| JP2731618B2 (ja) | エミュレータ | |
| JPS588011B2 (ja) | マイクロプログラムセイギヨホウシキ | |
| JPH0333929A (ja) | マイクロプログラム制御装置 | |
| JPS63153637A (ja) | デ−タ処理装置 | |
| JPS6237413B2 (ja) | ||
| JPH0574097B2 (ja) | ||
| JPS6353644A (ja) | 命令制御装置 | |
| JPH05143322A (ja) | マイクロコンピユータ |