JPH05143322A - マイクロコンピユータ - Google Patents
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- JPH05143322A JPH05143322A JP30053391A JP30053391A JPH05143322A JP H05143322 A JPH05143322 A JP H05143322A JP 30053391 A JP30053391 A JP 30053391A JP 30053391 A JP30053391 A JP 30053391A JP H05143322 A JPH05143322 A JP H05143322A
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Abstract
(57)【要約】
【目的】 本発明は、同一のプログラムデータに基づい
て異なるマイクロインストラクションを発生し、命令数
を増大することのできるマイクロコンピュータを提供す
ることを目的とする。 【構成】 本発明によれば、第１又は第２のインストラ
クションデコーダ(３)(４)の一方の動作中に切換命令が
実行されて第１又は第２のインストラクションデコーダ
(３)(４)の他方が動作可能となった時、切換命令直後に
実行される第１又は第２のインストラクションデコーダ
(３)(４)の他方のマイクロインストラクションのサイク
ル数だけ、第１又は第２のインストラクションデコーダ
(３)(４)の他方を動作状態とでき、その後、第１又は第
２のインストラクションデコーダ(３)(４)の一方が動作
状態に戻ることになる。
て異なるマイクロインストラクションを発生し、命令数
を増大することのできるマイクロコンピュータを提供す
ることを目的とする。 【構成】 本発明によれば、第１又は第２のインストラ
クションデコーダ(３)(４)の一方の動作中に切換命令が
実行されて第１又は第２のインストラクションデコーダ
(３)(４)の他方が動作可能となった時、切換命令直後に
実行される第１又は第２のインストラクションデコーダ
(３)(４)の他方のマイクロインストラクションのサイク
ル数だけ、第１又は第２のインストラクションデコーダ
(３)(４)の他方を動作状態とでき、その後、第１又は第
２のインストラクションデコーダ(３)(４)の一方が動作
状態に戻ることになる。
Description
【０００１】
【産業上の利用分野】本発明は、同一のプログラムデー
タから異なるマイクロインストラクションを発生するの
に好適なマイクロコンピュータに関する。
タから異なるマイクロインストラクションを発生するの
に好適なマイクロコンピュータに関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータにおいて
プログラム処理を行う場合、ＲＯＭの所定アドレスから
プログラムデータを読み出し、該ＲＯＭの読み出しデー
タをインストラクションレジスタに保持し、該インスト
ラクションレジスタの保持内容をインストラクションデ
コーダで解読し、この解読結果に応じてＣＰＵを動作さ
せている。
プログラム処理を行う場合、ＲＯＭの所定アドレスから
プログラムデータを読み出し、該ＲＯＭの読み出しデー
タをインストラクションレジスタに保持し、該インスト
ラクションレジスタの保持内容をインストラクションデ
コーダで解読し、この解読結果に応じてＣＰＵを動作さ
せている。
【０００３】例えば、ＲＯＭの各アドレスに記憶すべき
１バイトのプログラムデータのビット長が８ビットの場
合、このビット長で表すことのできるプログラムデータ
数は２５６(＝２8)種類となり、マイクロコンピュータ
は２５６種類の命令に応じた処理を行っていた。ところ
が、マイクロコンピュータの機能拡大を目的として、２
５６種類以上のプログラムデータ数を必要とする場合が
ある。この場合、ＲＯＭの各プログラムデータのビット
長を例えば８ビットから１０ビットへと長くしてプログ
ラムデータに基づく命令(マイクロインストラクション)
数を増大させたり、或は、ＲＯＭの特定アドレスに記憶
された１バイトのプログラムデータを共通プログラムデ
ータとして２バイトのプログラムデータによる１命令形
態を作成し、命令数を増大させたりしていた。
１バイトのプログラムデータのビット長が８ビットの場
合、このビット長で表すことのできるプログラムデータ
数は２５６(＝２8)種類となり、マイクロコンピュータ
は２５６種類の命令に応じた処理を行っていた。ところ
が、マイクロコンピュータの機能拡大を目的として、２
５６種類以上のプログラムデータ数を必要とする場合が
ある。この場合、ＲＯＭの各プログラムデータのビット
長を例えば８ビットから１０ビットへと長くしてプログ
ラムデータに基づく命令(マイクロインストラクション)
数を増大させたり、或は、ＲＯＭの特定アドレスに記憶
された１バイトのプログラムデータを共通プログラムデ
ータとして２バイトのプログラムデータによる１命令形
態を作成し、命令数を増大させたりしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、前者の
場合、ＲＯＭの１バイト当りのビット数が増大してしま
うことから、ＲＯＭ自体が大型化してしまい、特にＲＯ
Ｍを内蔵する１チップマイクロコンピュータにおいては
チップサイズが大型化してしまう問題点があった。ま
た、量産用マイクロコンピュータのプログラム開発を行
う際には、量産用マイクロコンピュータと略同一機能を
有する評価用マイクロコンピュータ、及び、プログラム
データの書き込み読み出しが可能な外付ＥＰＲＯＭを用
いている。ところが、一般にＥＰＲＯＭの各アドレスの
ビット長は８ビットである為、ビット長を１０ビットと
したマスクＲＯＭを内蔵する量産用マイクロコンピュー
タのプログラム開発を行う場合、８ビット長のＥＰＲＯ
Ｍを２個並列に使用するか、１０ビット長のＥＰＲＯＭ
を新たに開発しなければならなかった。その為、８ビッ
ト長のＥＰＲＯＭを２個並列に使用すると、ＥＰＲＯＭ
に対するプログラムデータの書き込み読み出し処理が繁
雑になると共に一方のＥＰＲＯＭの残り６ビットが使用
されずに無駄になってしまい、新たに１０ビット長のＥ
ＰＲＯＭを開発するとなると、膨大な開発コストがかか
ると共に量産用マイクロコンピュータのプログラム開発
期間に支障を来す問題点があった。
場合、ＲＯＭの１バイト当りのビット数が増大してしま
うことから、ＲＯＭ自体が大型化してしまい、特にＲＯ
Ｍを内蔵する１チップマイクロコンピュータにおいては
チップサイズが大型化してしまう問題点があった。ま
た、量産用マイクロコンピュータのプログラム開発を行
う際には、量産用マイクロコンピュータと略同一機能を
有する評価用マイクロコンピュータ、及び、プログラム
データの書き込み読み出しが可能な外付ＥＰＲＯＭを用
いている。ところが、一般にＥＰＲＯＭの各アドレスの
ビット長は８ビットである為、ビット長を１０ビットと
したマスクＲＯＭを内蔵する量産用マイクロコンピュー
タのプログラム開発を行う場合、８ビット長のＥＰＲＯ
Ｍを２個並列に使用するか、１０ビット長のＥＰＲＯＭ
を新たに開発しなければならなかった。その為、８ビッ
ト長のＥＰＲＯＭを２個並列に使用すると、ＥＰＲＯＭ
に対するプログラムデータの書き込み読み出し処理が繁
雑になると共に一方のＥＰＲＯＭの残り６ビットが使用
されずに無駄になってしまい、新たに１０ビット長のＥ
ＰＲＯＭを開発するとなると、膨大な開発コストがかか
ると共に量産用マイクロコンピュータのプログラム開発
期間に支障を来す問題点があった。
【０００５】また、後者の場合、命令数の増大を確保す
る為、１バイトで実行できる処理を常に２バイトで実行
しなければならず、命令処理速度が常に遅くなってしま
う問題点があった。そこで、本発明は、同一のプログラ
ムデータに基づいて異なるマイクロインストラクション
を発生し、命令数を増大することのできるマイクロコン
ピュータを提供することを目的とする。
る為、１バイトで実行できる処理を常に２バイトで実行
しなければならず、命令処理速度が常に遅くなってしま
う問題点があった。そこで、本発明は、同一のプログラ
ムデータに基づいて異なるマイクロインストラクション
を発生し、命令数を増大することのできるマイクロコン
ピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、所定ビット長のプログラムデータが記憶されたＲ
ＯＭと、該ＲＯＭから読み出されたプログラムデータが
保持されるインストラクションレジスタと、一方が動作
状態の時に他方が動作禁止状態とされ、前記インストラ
クションレジスタの保持内容を解読する第１及び第２の
インストラクションデコーダと、前記第１又は第２のイ
ンストラクションデコーダの何れか一方に代わって他方
を動作状態とするための切換指示信号と、前記第１又は
第２のインストラクションデコーダから出力されるマイ
クロインストラクションのサイクル数を指示するサイク
ル指示信号とが印加される切換制御回路と、を備え、前
記切換指示信号が発生した直後に前記第１又は第２のイ
ンストラクションデコーダの他方から出力されるマイク
ロインストラクションのサイクル数だけ、前記切換制御
回路から出力される切換制御信号に基づいて、前記第１
又は第２のインストラクションデコーダの他方を動作状
態とし、同一のプログラムデータから異なるマイクロイ
ンストラクションを発生させる点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、所定ビット長のプログラムデータが記憶されたＲ
ＯＭと、該ＲＯＭから読み出されたプログラムデータが
保持されるインストラクションレジスタと、一方が動作
状態の時に他方が動作禁止状態とされ、前記インストラ
クションレジスタの保持内容を解読する第１及び第２の
インストラクションデコーダと、前記第１又は第２のイ
ンストラクションデコーダの何れか一方に代わって他方
を動作状態とするための切換指示信号と、前記第１又は
第２のインストラクションデコーダから出力されるマイ
クロインストラクションのサイクル数を指示するサイク
ル指示信号とが印加される切換制御回路と、を備え、前
記切換指示信号が発生した直後に前記第１又は第２のイ
ンストラクションデコーダの他方から出力されるマイク
ロインストラクションのサイクル数だけ、前記切換制御
回路から出力される切換制御信号に基づいて、前記第１
又は第２のインストラクションデコーダの他方を動作状
態とし、同一のプログラムデータから異なるマイクロイ
ンストラクションを発生させる点である。
【０００７】
【作用】本発明によれば、第１又は第２のインストラク
ションデコーダの一方の動作中に切換命令が実行されて
第１又は第２のインストラクションデコーダの他方が動
作可能となった時、切換命令直後に実行される第１又は
第２のインストラクションデコーダの他方のマイクロイ
ンストラクションのサイクル数だけ、第１又は第２のイ
ンストラクションデコーダの他方を動作状態とでき、そ
の後、第１又は第２のインストラクションデコーダの一
方が動作状態に戻ることになる。
ションデコーダの一方の動作中に切換命令が実行されて
第１又は第２のインストラクションデコーダの他方が動
作可能となった時、切換命令直後に実行される第１又は
第２のインストラクションデコーダの他方のマイクロイ
ンストラクションのサイクル数だけ、第１又は第２のイ
ンストラクションデコーダの他方を動作状態とでき、そ
の後、第１又は第２のインストラクションデコーダの一
方が動作状態に戻ることになる。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明を示す図であり、マイクロコンピュー
タ内部の要部構成を示すものである。図１において、
(１)はマイクロコンピュータを動作制御するためのプロ
グラムデータが記憶されたＲＯＭであり、該ＲＯＭ(１)
の各アドレスに記憶されたプログラムデータは例えば８
ビットから成るものとする。マイクロコンピュータは内
部に構成されたＣＰＵ、ＲＡＭ、周辺回路等をイニシャ
ルクリアするためのリセット端子を有しており、マイク
ロコンピュータ外部から前記リセット端子にリセットパ
ルスが印加されると、イニシャルクリアのためのプログ
ラムデータが記憶されたＲＯＭ(１)のアドレスがアクセ
スされ、マイクロコンピュータは、このプログラムデー
タを後述のインストラクションレジスタ及びインストラ
クションデコーダを介することによって得られるマイク
ロインストラクションによってイニシャルクリアされる
ことになる。その後、ＲＯＭ(１)は、実行中のマイクロ
インストラクションに応じた次のアドレスをアクセスさ
れることになる。
る。図１は本発明を示す図であり、マイクロコンピュー
タ内部の要部構成を示すものである。図１において、
(１)はマイクロコンピュータを動作制御するためのプロ
グラムデータが記憶されたＲＯＭであり、該ＲＯＭ(１)
の各アドレスに記憶されたプログラムデータは例えば８
ビットから成るものとする。マイクロコンピュータは内
部に構成されたＣＰＵ、ＲＡＭ、周辺回路等をイニシャ
ルクリアするためのリセット端子を有しており、マイク
ロコンピュータ外部から前記リセット端子にリセットパ
ルスが印加されると、イニシャルクリアのためのプログ
ラムデータが記憶されたＲＯＭ(１)のアドレスがアクセ
スされ、マイクロコンピュータは、このプログラムデー
タを後述のインストラクションレジスタ及びインストラ
クションデコーダを介することによって得られるマイク
ロインストラクションによってイニシャルクリアされる
ことになる。その後、ＲＯＭ(１)は、実行中のマイクロ
インストラクションに応じた次のアドレスをアクセスさ
れることになる。
【０００９】(２)は前述したインストラクションレジス
タであり、ＲＯＭ(１)から読み出されたプログラムデー
タを保持するものである。 (３)は第１のインストラクションデコーダであり、イン
ストラクションレジスタ(２)の保持内容を解読し、解読
結果に応じたマイクロインストラクションＭＩ１を発生
するものである。また、(４)は第２のインストラクショ
ンデコーダであり、第１のインストラクションデコーダ
(３)と同様にインストラクションレジスタ(２)の保持内
容を解読し、解読結果に応じたマイクロインストラクシ
ョンＭＩ２を発生するものである。ここで、第１のイン
ストラクションデコーダ(３)及び第２のインストラクシ
ョンデコーダ(４)は互いに相補的に動作するものであ
り、即ち、一方のインストラクションデコーダが動作し
ている時に他方のインストラクションデコーダは停止し
ている様に選択制御される。
タであり、ＲＯＭ(１)から読み出されたプログラムデー
タを保持するものである。 (３)は第１のインストラクションデコーダであり、イン
ストラクションレジスタ(２)の保持内容を解読し、解読
結果に応じたマイクロインストラクションＭＩ１を発生
するものである。また、(４)は第２のインストラクショ
ンデコーダであり、第１のインストラクションデコーダ
(３)と同様にインストラクションレジスタ(２)の保持内
容を解読し、解読結果に応じたマイクロインストラクシ
ョンＭＩ２を発生するものである。ここで、第１のイン
ストラクションデコーダ(３)及び第２のインストラクシ
ョンデコーダ(４)は互いに相補的に動作するものであ
り、即ち、一方のインストラクションデコーダが動作し
ている時に他方のインストラクションデコーダは停止し
ている様に選択制御される。
【００１０】(５)は第１のインストラクションデコーダ
(３)又は第２のインストラクションデコーダ(４)を切換
制御するための切換制御信号ＥＣを出力する切換制御回
路である。切換制御回路(５)には、第１のインストラク
ションデコーダ(３)又は第２のインストラクションデコ
ーダ(４)の動作状態を切り換えるための切換命令が実行
された時に発生する切換指示信号ＥＤが印加される。ま
た、切換命令に基づいて、例えば第１のインストラクシ
ョンデコーダ(３)に代わって第２のインストラクション
デコーダ(４)を動作状態とする時、切換命令直後にＲＯ
Ｍ(１)の所定アドレスから読み出されたプログラムデー
タはインストラクションレジスタ(２)及び第２のインス
トラクションデコーダ(４)を介してマイクロインストラ
クションとなるが、このマイクロインストラクションが
１バイト２サイクル命令の時に切換命令直後の１マシン
サイクルだけハイレベル(以下「Ｈ」と称する)となるサ
イクル指示信号ＣＤ１、及び、このマイクロインストラ
クションが２バイト２サイクル命令の時に切換命令直後
の１マシンサイクルだけ「Ｈ」となるサイクル指示信号
ＣＤ２も、データバス(６)を介して切換制御回路(５)に
印加される。尚、切換制御回路(５)の詳細については図
２に示しており、後で説明する。
(３)又は第２のインストラクションデコーダ(４)を切換
制御するための切換制御信号ＥＣを出力する切換制御回
路である。切換制御回路(５)には、第１のインストラク
ションデコーダ(３)又は第２のインストラクションデコ
ーダ(４)の動作状態を切り換えるための切換命令が実行
された時に発生する切換指示信号ＥＤが印加される。ま
た、切換命令に基づいて、例えば第１のインストラクシ
ョンデコーダ(３)に代わって第２のインストラクション
デコーダ(４)を動作状態とする時、切換命令直後にＲＯ
Ｍ(１)の所定アドレスから読み出されたプログラムデー
タはインストラクションレジスタ(２)及び第２のインス
トラクションデコーダ(４)を介してマイクロインストラ
クションとなるが、このマイクロインストラクションが
１バイト２サイクル命令の時に切換命令直後の１マシン
サイクルだけハイレベル(以下「Ｈ」と称する)となるサ
イクル指示信号ＣＤ１、及び、このマイクロインストラ
クションが２バイト２サイクル命令の時に切換命令直後
の１マシンサイクルだけ「Ｈ」となるサイクル指示信号
ＣＤ２も、データバス(６)を介して切換制御回路(５)に
印加される。尚、切換制御回路(５)の詳細については図
２に示しており、後で説明する。
【００１１】(７)は第１のインストラクションデコーダ
(３)及び第２のインストラクションデコーダ(４)を相補
的に動作させるためのインバータであり、切換制御回路
(５)出力は、インバータ(７)を介して第１のインストラ
クションデコーダ(３)の制御入力ＣＥ１と接続されると
共に第２のインストラクションデコーダ(４)の制御入力
ＣＥ２とそのまま接続されている。ここで、第１のイン
ストラクションデコーダ(３)及び第２のインストラクシ
ョンデコーダ(４)は共に制御入力ＣＥ１，ＣＥ２が
「１」になることによって動作状態となるものであり、
つまり、切換制御回路(５)の切換制御信号ＥＣが「０」
の時に第１のインストラクションデコーダ(３)が動作
し、また切換制御信号ＥＣが「１」の時に第２のインス
トラクションデコーダ(４)が動作することになるのであ
る。
(３)及び第２のインストラクションデコーダ(４)を相補
的に動作させるためのインバータであり、切換制御回路
(５)出力は、インバータ(７)を介して第１のインストラ
クションデコーダ(３)の制御入力ＣＥ１と接続されると
共に第２のインストラクションデコーダ(４)の制御入力
ＣＥ２とそのまま接続されている。ここで、第１のイン
ストラクションデコーダ(３)及び第２のインストラクシ
ョンデコーダ(４)は共に制御入力ＣＥ１，ＣＥ２が
「１」になることによって動作状態となるものであり、
つまり、切換制御回路(５)の切換制御信号ＥＣが「０」
の時に第１のインストラクションデコーダ(３)が動作
し、また切換制御信号ＥＣが「１」の時に第２のインス
トラクションデコーダ(４)が動作することになるのであ
る。
【００１２】切換制御回路(５)内部を示す図２におい
て、(８)はサイクル指示信号ＣＤ１、ＣＤ２が印加され
るＯＲゲートである。(９)はＮＡＮＤゲートであり、一
方の入力にはインバータ(10)を介して切換指示信号ＥＤ
が印加され、他方の入力にはＮＡＮＤゲート(11)の出力
ｂが印加される。尚、該ＮＡＮＤゲート(11)の一方の入
力にはＯＲゲート(８)の出力ａが印加される。(12)はク
ロックＣＬＫ１で反転動作を制御されるインバータであ
り、クロックＣＬＫ１に同期してＮＡＮＤゲート(９)の
出力ｃを反転出力するものである。また、(13)はクロッ
クＣＬＫ２で反転動作を制御されるインバータであり、
クロックＣＬＫ２に同期してインバータ(12)出力ｄを反
転出力するものである。このインバータ(13)の出力は切
換制御信号ＥＣとして第１のインストラクションデコー
ダ(３)及び第２のインストラクションデコーダ(４)に印
加されるが、その他にＮＡＮＤゲート(11)の他方の入力
にも印加される。
て、(８)はサイクル指示信号ＣＤ１、ＣＤ２が印加され
るＯＲゲートである。(９)はＮＡＮＤゲートであり、一
方の入力にはインバータ(10)を介して切換指示信号ＥＤ
が印加され、他方の入力にはＮＡＮＤゲート(11)の出力
ｂが印加される。尚、該ＮＡＮＤゲート(11)の一方の入
力にはＯＲゲート(８)の出力ａが印加される。(12)はク
ロックＣＬＫ１で反転動作を制御されるインバータであ
り、クロックＣＬＫ１に同期してＮＡＮＤゲート(９)の
出力ｃを反転出力するものである。また、(13)はクロッ
クＣＬＫ２で反転動作を制御されるインバータであり、
クロックＣＬＫ２に同期してインバータ(12)出力ｄを反
転出力するものである。このインバータ(13)の出力は切
換制御信号ＥＣとして第１のインストラクションデコー
ダ(３)及び第２のインストラクションデコーダ(４)に印
加されるが、その他にＮＡＮＤゲート(11)の他方の入力
にも印加される。
【００１３】こうして構成された図２の動作について、
図３のタイミングチャートを用いて説明する。図３は、
切換命令直後における第２のインストラクションデコー
ダ(４)の出力が１バイト１サイクルで実行される場合の
例である。クロックＣＬＫ１は各マシンサイクルの最後
に発生し、クロックＣＬＫ２は各マシンサイクルの最初
に発生するものとする。通常、ＲＯＭ(１)から読み出さ
れたプログラムデータはインストラクションレジスタ
(２)を介して第１のインストラクションデコーダ(３)で
解読されており、この時、マシンサイクルＭＣ１におい
て、ＲＯＭ(１)の特定アドレスのプログラムデータに基
づくマイクロインストラクションによって第１のインス
トラクションデコーダ(３)から第２のインストラクショ
ンデコーダ(４)への動作切換が指示されると、クロック
ＣＬＫ２の立ち下がりからクロックＣＬＫ１の立ち上が
りまで切換指示信号ＥＤが「Ｈ」となり、この切換指示
信号ＥＤはインバータ(10)を介してＮＡＮＤゲート(９)
の一方の入力に印加される。すると、次のマシンサイク
ルＭＣ２においてはＲＯＭ(１)の指定アドレスから読み
出されたプログラムデータはインストラクションレジス
タ(２)を介して第２のインストラクションデコーダ(４)
で解読されることになる。ここで、この時得られるマイ
クロインストラクションが１バイト１サイクル命令であ
ると、ＯＲゲート(８)出力ａは変化することなく常に
「Ｌ」であるが、マイクロインストラクションが１バイ
ト２サイクル命令又は２バイト２サイクル命令である
と、サイクル指示信号ＣＤ１又はＣＤ２がクロックＣＬ
Ｋ２の立ち下がりからクロックＣＬＫ１の立ち上がりま
で「Ｈ」となり、即ち、ＯＲゲート(８)出力ａはクロッ
クＣＬＫ２の立ち下がりからクロックＣＬＫ１の立ち上
がりまで「Ｈ」となることになる。但し、図３は１バイ
ト１サイクル命令の例である為、ＯＲゲート(８)出力ａ
は常に「Ｌ」であり、また、ＮＡＮＤゲート(11)出力ｂ
は常に「Ｈ」となる。すると、ＮＡＮＤゲート(９)の他
方の入力が常に「Ｈ」となる為、ＮＡＮＤゲート(９)出
力ｃは切換指示信号ＥＤと同一波形となる。ＮＡＮＤゲ
ート(９)出力ｃはクロックＣＬＫ１に同期してインバー
タ(12)から反転出力されることになり、即ち、マシンサ
イクルＭＣ１のクロックＣＬＫ１の立ち上がりに同期し
て立ち下がり、マシンサイクルＭＣ２のクロックＣＬＫ
１の立ち上がりに同期して立ち上がる出力ｄが得られる
ことになる。この出力ｄはクロックＣＬＫ２に同期して
インバータ(13)から出力されることになり、即ち、マシ
ンサイクルＭＣ２の期間だけ「Ｈ」となる切換制御信号
ＥＣが得られることになる。
図３のタイミングチャートを用いて説明する。図３は、
切換命令直後における第２のインストラクションデコー
ダ(４)の出力が１バイト１サイクルで実行される場合の
例である。クロックＣＬＫ１は各マシンサイクルの最後
に発生し、クロックＣＬＫ２は各マシンサイクルの最初
に発生するものとする。通常、ＲＯＭ(１)から読み出さ
れたプログラムデータはインストラクションレジスタ
(２)を介して第１のインストラクションデコーダ(３)で
解読されており、この時、マシンサイクルＭＣ１におい
て、ＲＯＭ(１)の特定アドレスのプログラムデータに基
づくマイクロインストラクションによって第１のインス
トラクションデコーダ(３)から第２のインストラクショ
ンデコーダ(４)への動作切換が指示されると、クロック
ＣＬＫ２の立ち下がりからクロックＣＬＫ１の立ち上が
りまで切換指示信号ＥＤが「Ｈ」となり、この切換指示
信号ＥＤはインバータ(10)を介してＮＡＮＤゲート(９)
の一方の入力に印加される。すると、次のマシンサイク
ルＭＣ２においてはＲＯＭ(１)の指定アドレスから読み
出されたプログラムデータはインストラクションレジス
タ(２)を介して第２のインストラクションデコーダ(４)
で解読されることになる。ここで、この時得られるマイ
クロインストラクションが１バイト１サイクル命令であ
ると、ＯＲゲート(８)出力ａは変化することなく常に
「Ｌ」であるが、マイクロインストラクションが１バイ
ト２サイクル命令又は２バイト２サイクル命令である
と、サイクル指示信号ＣＤ１又はＣＤ２がクロックＣＬ
Ｋ２の立ち下がりからクロックＣＬＫ１の立ち上がりま
で「Ｈ」となり、即ち、ＯＲゲート(８)出力ａはクロッ
クＣＬＫ２の立ち下がりからクロックＣＬＫ１の立ち上
がりまで「Ｈ」となることになる。但し、図３は１バイ
ト１サイクル命令の例である為、ＯＲゲート(８)出力ａ
は常に「Ｌ」であり、また、ＮＡＮＤゲート(11)出力ｂ
は常に「Ｈ」となる。すると、ＮＡＮＤゲート(９)の他
方の入力が常に「Ｈ」となる為、ＮＡＮＤゲート(９)出
力ｃは切換指示信号ＥＤと同一波形となる。ＮＡＮＤゲ
ート(９)出力ｃはクロックＣＬＫ１に同期してインバー
タ(12)から反転出力されることになり、即ち、マシンサ
イクルＭＣ１のクロックＣＬＫ１の立ち上がりに同期し
て立ち下がり、マシンサイクルＭＣ２のクロックＣＬＫ
１の立ち上がりに同期して立ち上がる出力ｄが得られる
ことになる。この出力ｄはクロックＣＬＫ２に同期して
インバータ(13)から出力されることになり、即ち、マシ
ンサイクルＭＣ２の期間だけ「Ｈ」となる切換制御信号
ＥＣが得られることになる。
【００１４】従って、マシンサイクルＭＣ２の期間だ
け、インバータ(７)を介した切換制御信号ＥＣの反転出
力「Ｌ」が第１のインストラクションデコーダ(３)の制
御入力ＣＥ１に印加され、且つ、「Ｈ」の切換制御信号
ＥＣが第２のインストラクションデコーダ(４)の制御入
力ＣＥ２にそのまま印加される為、マシンサイクルＭＣ
２の期間だけ第２のインストラクションデコーダ(４)が
動作状態となり、同一のプログラムデータであるにも関
わらずマイクロインストラクションＭＩ１と異なるマイ
クロインストラクションＭＩ２が発生することになる。
け、インバータ(７)を介した切換制御信号ＥＣの反転出
力「Ｌ」が第１のインストラクションデコーダ(３)の制
御入力ＣＥ１に印加され、且つ、「Ｈ」の切換制御信号
ＥＣが第２のインストラクションデコーダ(４)の制御入
力ＣＥ２にそのまま印加される為、マシンサイクルＭＣ
２の期間だけ第２のインストラクションデコーダ(４)が
動作状態となり、同一のプログラムデータであるにも関
わらずマイクロインストラクションＭＩ１と異なるマイ
クロインストラクションＭＩ２が発生することになる。
【００１５】また、図４のタイミングチャートについて
も図１及び図２を用いて動作を説明する。尚、図４は、
切換命令直後のマイクロインストラクションが１バイト
２サイクル或は２バイト２サイクルで実行される場合の
例である。マシンサイクルＭＣ１において、ＲＯＭ(１)
の特定アドレスのプログラムデータが読み出され、第１
のインストラクションデコーダ(３)から出力されるマイ
クロインストラクションＭＩ１によって切換命令が実行
され、第１のインストラクションデコーダ(３)から第２
のインストラクションデコーダ(４)への動作切換が指示
されると、マシンサイクルＭＣ１のクロックＣＬＫ２の
立ち下がりからクロックＣＬＫ１の立ち下がりまで切換
指示信号ＥＤが「Ｈ」となる。そして、切換命令直後に
ＲＯＭ(１)の所定アドレスから読み出されるプログラム
データはインストラクションレジスタ(２)を介して第２
のインストラクションデコーダ(４)で解読され、マイク
ロインストラクションＭＩ２として発生することになる
が、このマイクロインストラクションＭＩ２が１バイト
２サイクル或は２バイト２サイクルで実行されるものと
すると、前述した如く、サイクル指示信号ＣＤ１或はＣ
Ｄ２が「Ｈ」となる為、ＯＲゲート(８)出力ａはマシン
サイクルＭＣ２のクロックＣＬＫ２の立ち下がりからク
ロックＣＬＫ１の立ち下がりまで「Ｈ」となる。する
と、ＮＡＮＤゲート(11)の出力ｂはマシンサイクルＭＣ
１のクロックＣＬＫ２の立ち下がりからクロックＣＬＫ
１の立ち下がりまで「Ｌ」となる。従って、ＮＡＮＤゲ
ート(９)の出力ｃはマシンサイクルＭＣ１，ＭＣ２のク
ロックＣＬＫ２の立ち下がりからクロックＣＬＫ１の立
ち下がりまで「Ｈ」となることになる。この出力ｃはイ
ンバータ(12)によってクロックＣＬＫ１に同期して反転
された後にインバータ(13)によってクロックＣＬＫ２に
同期してされることになり、これより、マシンサイクル
ＭＣ２及びＭＣ２の期間だけ続けて「Ｈ」となる切換制
御信号ＥＣが発生することになる。
も図１及び図２を用いて動作を説明する。尚、図４は、
切換命令直後のマイクロインストラクションが１バイト
２サイクル或は２バイト２サイクルで実行される場合の
例である。マシンサイクルＭＣ１において、ＲＯＭ(１)
の特定アドレスのプログラムデータが読み出され、第１
のインストラクションデコーダ(３)から出力されるマイ
クロインストラクションＭＩ１によって切換命令が実行
され、第１のインストラクションデコーダ(３)から第２
のインストラクションデコーダ(４)への動作切換が指示
されると、マシンサイクルＭＣ１のクロックＣＬＫ２の
立ち下がりからクロックＣＬＫ１の立ち下がりまで切換
指示信号ＥＤが「Ｈ」となる。そして、切換命令直後に
ＲＯＭ(１)の所定アドレスから読み出されるプログラム
データはインストラクションレジスタ(２)を介して第２
のインストラクションデコーダ(４)で解読され、マイク
ロインストラクションＭＩ２として発生することになる
が、このマイクロインストラクションＭＩ２が１バイト
２サイクル或は２バイト２サイクルで実行されるものと
すると、前述した如く、サイクル指示信号ＣＤ１或はＣ
Ｄ２が「Ｈ」となる為、ＯＲゲート(８)出力ａはマシン
サイクルＭＣ２のクロックＣＬＫ２の立ち下がりからク
ロックＣＬＫ１の立ち下がりまで「Ｈ」となる。する
と、ＮＡＮＤゲート(11)の出力ｂはマシンサイクルＭＣ
１のクロックＣＬＫ２の立ち下がりからクロックＣＬＫ
１の立ち下がりまで「Ｌ」となる。従って、ＮＡＮＤゲ
ート(９)の出力ｃはマシンサイクルＭＣ１，ＭＣ２のク
ロックＣＬＫ２の立ち下がりからクロックＣＬＫ１の立
ち下がりまで「Ｈ」となることになる。この出力ｃはイ
ンバータ(12)によってクロックＣＬＫ１に同期して反転
された後にインバータ(13)によってクロックＣＬＫ２に
同期してされることになり、これより、マシンサイクル
ＭＣ２及びＭＣ２の期間だけ続けて「Ｈ」となる切換制
御信号ＥＣが発生することになる。
【００１６】従って、マシンサイクルＭＣ２及びＭＣ３
の期間だけ、インバータ(７)を介した切換制御信号ＥＣ
の反転出力「Ｌ」が第１のインストラクションデコーダ
(３)の制御入力ＣＥ１に印加され、且つ、「Ｈ」の切換
制御信号ＥＣが第２のインストラクションデコーダ(４)
の制御入力ＣＥ２にそのまま印加される為、マシンサイ
クルＭＣ２及びＭＣ３の期間だけ第２のインストラクシ
ョンデコーダ(４)が動作状態となり、同一のプログラム
データであるにも関わらずマイクロインストラクション
ＭＩ１と異なるマイクロインストラクションＭＩ２が発
生することになる。
の期間だけ、インバータ(７)を介した切換制御信号ＥＣ
の反転出力「Ｌ」が第１のインストラクションデコーダ
(３)の制御入力ＣＥ１に印加され、且つ、「Ｈ」の切換
制御信号ＥＣが第２のインストラクションデコーダ(４)
の制御入力ＣＥ２にそのまま印加される為、マシンサイ
クルＭＣ２及びＭＣ３の期間だけ第２のインストラクシ
ョンデコーダ(４)が動作状態となり、同一のプログラム
データであるにも関わらずマイクロインストラクション
ＭＩ１と異なるマイクロインストラクションＭＩ２が発
生することになる。
【００１７】以上より、第１のインストラクションデコ
ーダ(３)の動作中にＲＯＭ(１)の特定アドレスがアクセ
スされて所望のプログラムデータが読み出され、該プロ
グラムデータに基づいて第１のインストラクションデコ
ーダ(３)から第２のインストラクションデコーダ(４)に
動作を切り換えるための切換命令が実行されると、該切
換命令直後に第２のインストラクションデコーダ(４)か
ら出力されるマイクロインストラクションＭＩ２の実行
サイクル数だけ第２のインストラクションデコーダ(４)
を動作状態に切り換えることができる。これより、ＲＯ
Ｍ(１)の所定アドレスを切換命令用に特定するのみで、
必要に応じて同一のプログラムデータから異なるマイク
ロインストラクションを発生できるので、ＲＯＭ容量を
増大させることなく、且つ、常に命令処理速度を低下さ
せることなく、マイクロインストラクションの数を増大
できることになる。
ーダ(３)の動作中にＲＯＭ(１)の特定アドレスがアクセ
スされて所望のプログラムデータが読み出され、該プロ
グラムデータに基づいて第１のインストラクションデコ
ーダ(３)から第２のインストラクションデコーダ(４)に
動作を切り換えるための切換命令が実行されると、該切
換命令直後に第２のインストラクションデコーダ(４)か
ら出力されるマイクロインストラクションＭＩ２の実行
サイクル数だけ第２のインストラクションデコーダ(４)
を動作状態に切り換えることができる。これより、ＲＯ
Ｍ(１)の所定アドレスを切換命令用に特定するのみで、
必要に応じて同一のプログラムデータから異なるマイク
ロインストラクションを発生できるので、ＲＯＭ容量を
増大させることなく、且つ、常に命令処理速度を低下さ
せることなく、マイクロインストラクションの数を増大
できることになる。
【００１８】
【発明の効果】本発明によれば、第１のインストラクシ
ョンデコーダの動作中にＲＯＭの特定アドレスがアクセ
スされて所望のプログラムデータが読み出され、該プロ
グラムデータに基づいて第１のインストラクションデコ
ーダから第２のインストラクションデコーダに動作を切
り換えるための切換命令が実行されると、該切換命令直
後に第２のインストラクションデコーダから出力される
マイクロインストラクションの実行サイクル数だけ第２
のインストラクションデコーダを動作状態に切り換える
ことができる。これより、ＲＯＭの所定アドレスを切換
命令用に特定するのみで、必要に応じて同一のプログラ
ムデータから異なるマイクロインストラクションを発生
できるので、ＲＯＭ容量を増大させることなく、且つ、
常に命令処理速度を低下させることなく、マイクロイン
ストラクションの数を増大できる利点が得られる。更
に、量産用マイクロコンピュータのプログラム開発を行
う際に既存のＥＰＲＯＭをそのまま使用できる為、プロ
グラム開発効率を向上できる等の利点も得られる。
ョンデコーダの動作中にＲＯＭの特定アドレスがアクセ
スされて所望のプログラムデータが読み出され、該プロ
グラムデータに基づいて第１のインストラクションデコ
ーダから第２のインストラクションデコーダに動作を切
り換えるための切換命令が実行されると、該切換命令直
後に第２のインストラクションデコーダから出力される
マイクロインストラクションの実行サイクル数だけ第２
のインストラクションデコーダを動作状態に切り換える
ことができる。これより、ＲＯＭの所定アドレスを切換
命令用に特定するのみで、必要に応じて同一のプログラ
ムデータから異なるマイクロインストラクションを発生
できるので、ＲＯＭ容量を増大させることなく、且つ、
常に命令処理速度を低下させることなく、マイクロイン
ストラクションの数を増大できる利点が得られる。更
に、量産用マイクロコンピュータのプログラム開発を行
う際に既存のＥＰＲＯＭをそのまま使用できる為、プロ
グラム開発効率を向上できる等の利点も得られる。
【図１】本発明のマイクロコンピュータを示す図であ
る。
る。
【図２】図１の要部を示す図である。
【図３】図２の動作を示すタイミングチャートである。
【図４】図２の異なる動作を示すタイミングチャートで
ある。
ある。
(１) ＲＯＭ (２) インストラクションレジスタ (３) 第１のインストラクションデコーダ (４) 第２のインストラクションデコーダ (５) 切換制御回路
Claims (1)
- 【請求項１】 所定ビット長のプログラムデータが記憶
されたＲＯＭと、 該ＲＯＭから読み出されたプログラムデータが保持され
るインストラクションレジスタと、 一方が動作状態の時に他方が動作禁止状態とされ、前記
インストラクションレジスタの保持内容を解読する第１
及び第２のインストラクションデコーダと、 前記第１又は第２のインストラクションデコーダの何れ
か一方に代わって他方を動作状態とするための切換指示
信号と、前記第１又は第２のインストラクションデコー
ダから出力されるマイクロインストラクションのサイク
ル数を指示するサイクル指示信号とが印加される切換制
御回路と、を備え、 前記切換指示信号が発生した直後に前記第１又は第２の
インストラクションデコーダの他方から出力されるマイ
クロインストラクションのサイクル数だけ、前記切換制
御回路から出力される切換制御信号に基づいて、前記第
１又は第２のインストラクションデコーダの他方を動作
状態とし、同一のプログラムデータから異なるマイクロ
インストラクションを発生させることを特徴とするマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30053391A JPH05143322A (ja) | 1991-11-15 | 1991-11-15 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30053391A JPH05143322A (ja) | 1991-11-15 | 1991-11-15 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143322A true JPH05143322A (ja) | 1993-06-11 |
Family
ID=17885969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30053391A Pending JPH05143322A (ja) | 1991-11-15 | 1991-11-15 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104675A (ja) * | 1997-11-03 | 2009-05-14 | Freescale Semiconductor Inc | デ―タ・プロセッサにおいて後続の命令処理に影響を及ぼす方法および装置 |
| JP2013546036A (ja) * | 2010-09-24 | 2013-12-26 | インテル コーポレイション | 命令のクラス及び内容に基づくプロセッサの電力管理 |
-
1991
- 1991-11-15 JP JP30053391A patent/JPH05143322A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104675A (ja) * | 1997-11-03 | 2009-05-14 | Freescale Semiconductor Inc | デ―タ・プロセッサにおいて後続の命令処理に影響を及ぼす方法および装置 |
| JP2013546036A (ja) * | 2010-09-24 | 2013-12-26 | インテル コーポレイション | 命令のクラス及び内容に基づくプロセッサの電力管理 |
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