JPS58192154A - 自動デ−タ処理機能を有するメモリ装置 - Google Patents
自動デ−タ処理機能を有するメモリ装置Info
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- JPS58192154A JPS58192154A JP57075376A JP7537682A JPS58192154A JP S58192154 A JPS58192154 A JP S58192154A JP 57075376 A JP57075376 A JP 57075376A JP 7537682 A JP7537682 A JP 7537682A JP S58192154 A JPS58192154 A JP S58192154A
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- cpu
- address
- ram
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電子機−を1111#するCPU (中央
処理装置)とパスラインを介して電気的に!i’Mされ
、前記CPυからの制御命令により内部処理を実行する
自動データIJIIJ!理機能を有するメモリII装置
に関する。
処理装置)とパスラインを介して電気的に!i’Mされ
、前記CPυからの制御命令により内部処理を実行する
自動データIJIIJ!理機能を有するメモリII装置
に関する。
従来、たとえば1Wグラム付小製電子式計算機において
CPUにパスツインを介して接続されるメ%り装置、例
えば凰ムM(ランダム・アクセス・メモリ)は、CPU
によって*taアドレス制御されている。すなわち、C
PUからデニタm号、読み出し/書書込み信号、チップ
・イネーブル信号、アドレス指定信号などが夫々のパス
ラインを介して送出され、これら信号に従ってRAMと
CPUとの間においてデータの授受が行なわれている。
CPUにパスツインを介して接続されるメ%り装置、例
えば凰ムM(ランダム・アクセス・メモリ)は、CPU
によって*taアドレス制御されている。すなわち、C
PUからデニタm号、読み出し/書書込み信号、チップ
・イネーブル信号、アドレス指定信号などが夫々のパス
ラインを介して送出され、これら信号に従ってRAMと
CPUとの間においてデータの授受が行なわれている。
このた・め、RAMのアドレスを指定するアドレスツイ
ンは前記CPUから全て接続されている。そこで、鼠ム
Mの容量が増加すると前記アドレスラインも増加させる
必要があり、ツイン数が増えるという欠点があった。ま
た、鼠AM内のデータをす−チする場合やシフトする場
合は、CPUが他の嶋珈を行うことがで會ず、その分だ
け計算機の処理速度が低下するという欠点があった。
ンは前記CPUから全て接続されている。そこで、鼠ム
Mの容量が増加すると前記アドレスラインも増加させる
必要があり、ツイン数が増えるという欠点があった。ま
た、鼠AM内のデータをす−チする場合やシフトする場
合は、CPUが他の嶋珈を行うことがで會ず、その分だ
け計算機の処理速度が低下するという欠点があった。
この発明は前記事情に基づいてなされたもので、その目
的とするところは、CPUから送出された命令コードを
デコードしてメモリ装置のアドレスを脂次指定すること
により、記憶春量が増加してもCPUとの接続ツイン数
が増加せず、CPUとの並列処理が可能な自動データ処
理機能を有するメ(り装置を提供することである。
的とするところは、CPUから送出された命令コードを
デコードしてメモリ装置のアドレスを脂次指定すること
により、記憶春量が増加してもCPUとの接続ツイン数
が増加せず、CPUとの並列処理が可能な自動データ処
理機能を有するメ(り装置を提供することである。
以下、この発明の一実施例につき111!1図ないし#
l!4図に基づいて説明する。第1図はこの発明のメ量
り装置が接続された小mm子式計算機の概略システム構
成図を示し、図中、符号1はCPUで、このCPUから
出力されたサンプリング信号に従ってキーl−ド2の操
作キーが選択され、キー操作に応じたキー人力信号がC
I’Ulに入力される。
l!4図に基づいて説明する。第1図はこの発明のメ量
り装置が接続された小mm子式計算機の概略システム構
成図を示し、図中、符号1はCPUで、このCPUから
出力されたサンプリング信号に従ってキーl−ド2の操
作キーが選択され、キー操作に応じたキー人力信号がC
I’Ulに入力される。
また、CPU1は表示データを送出し、同データは表示
装置3において表示される。また、C’PU1はメモリ
装置として第1のRAM4および餉2の8ムMSをパス
ラインMLを介して接続している。そして、CPU1か
らは第1のRAM4および第2のRAM5に夫々所定周
期のクロックパルスφ1.φいチップ・イ卓−プル信号
CE、オペレージ■ン信号OPを夫々出力する。また、
CPU1は第1のRAM4および第2のRAM5との間
において4ビツトのデータD1〜D4の転送を行い、嬉
lの凰ムM4および第2のRAM5かへはインタフ1ト
信号INTが入力される。
装置3において表示される。また、C’PU1はメモリ
装置として第1のRAM4および餉2の8ムMSをパス
ラインMLを介して接続している。そして、CPU1か
らは第1のRAM4および第2のRAM5に夫々所定周
期のクロックパルスφ1.φいチップ・イ卓−プル信号
CE、オペレージ■ン信号OPを夫々出力する。また、
CPU1は第1のRAM4および第2のRAM5との間
において4ビツトのデータD1〜D4の転送を行い、嬉
lの凰ムM4および第2のRAM5かへはインタフ1ト
信号INTが入力される。
嬉2図は亀1の鼠ムM4および第2の鼠ムM5の詳細を
示す回路構成図である。図中符号藝は制御−路であり、
ここにはCPUIから送出されるクーツクパルスφ1.
φ2、チップ・イネーブル信号Cl、オペレーシーン信
号OPが夫々入力される。
示す回路構成図である。図中符号藝は制御−路であり、
ここにはCPUIから送出されるクーツクパルスφ1.
φ2、チップ・イネーブル信号Cl、オペレーシーン信
号OPが夫々入力される。
前記制御回路6にはラッチ61、デコーダ6b及びタイ
ミング信号発生−路6Gが備えられ、前記データD、〜
D4のうち命令コードはパスラインゲー)7を介してラ
ッチ6&に書き込まれる。そして、クツチロ&の命令コ
ードはデコ−ダ6bによってデコードされ、この出力は
タイ之ンダ発生回路6eに送出される。タイ瑠ンダ発生
回路6・はデコj −ダ6bかものデコード出力と、前記タレツクパルスφ
3.φ、に基づいてタイ鷹ング信号φム、φB。
ミング信号発生−路6Gが備えられ、前記データD、〜
D4のうち命令コードはパスラインゲー)7を介してラ
ッチ6&に書き込まれる。そして、クツチロ&の命令コ
ードはデコ−ダ6bによってデコードされ、この出力は
タイ之ンダ発生回路6eに送出される。タイ瑠ンダ発生
回路6・はデコj −ダ6bかものデコード出力と、前記タレツクパルスφ
3.φ、に基づいてタイ鷹ング信号φム、φB。
φo、R/W信号、信号CK、 −CK、 、および制
御命令01〜0.を作成して送出する。前記バスツイン
ゲート7は前記制御命令幅によって開閉制御され、この
開成状態ではデータD、〜D蚤 を通過し、同データは
制御回路6に入力されるほか、第1のアドレスカウンタ
8、第2のアドレスカウンタ9、ラッチ10.11.1
2、!10コンFローラ13に夫々入力される。前記ラ
ッチ10は入力されるデータD、〜D4のうちDEVI
CE NOt示tf−夕を前記タイミング信号−〇の
タイミングで書き込み、同データをデバイスコンパレー
タ14へ送出スる。デバイスコンパレータ14はデバイ
ス設定部15から供給される設定DEVICIE N
Oと、チッチ10から入力される前記DEVICE N
Oとを比較し、この比較結果が一致している場合は一致
信号を制御回l!16へ出力する。前記デバイス設定部
15は端子V、〜v4からなり、たとえば第1#)RA
M417)DEVICE N0t4に’ットのデータ
として設定するものである。また、前記ラッチ11は入
力されるデータD、−wD、のうちす一チデータやシフ
ト桁データをタイミング信号φ人のタイミングでラッチ
し、同データをデータコンパレータ16および加誠算綻
路17に出力する。
御命令01〜0.を作成して送出する。前記バスツイン
ゲート7は前記制御命令幅によって開閉制御され、この
開成状態ではデータD、〜D蚤 を通過し、同データは
制御回路6に入力されるほか、第1のアドレスカウンタ
8、第2のアドレスカウンタ9、ラッチ10.11.1
2、!10コンFローラ13に夫々入力される。前記ラ
ッチ10は入力されるデータD、〜D4のうちDEVI
CE NOt示tf−夕を前記タイミング信号−〇の
タイミングで書き込み、同データをデバイスコンパレー
タ14へ送出スる。デバイスコンパレータ14はデバイ
ス設定部15から供給される設定DEVICIE N
Oと、チッチ10から入力される前記DEVICE N
Oとを比較し、この比較結果が一致している場合は一致
信号を制御回l!16へ出力する。前記デバイス設定部
15は端子V、〜v4からなり、たとえば第1#)RA
M417)DEVICE N0t4に’ットのデータ
として設定するものである。また、前記ラッチ11は入
力されるデータD、−wD、のうちす一チデータやシフ
ト桁データをタイミング信号φ人のタイミングでラッチ
し、同データをデータコンパレータ16および加誠算綻
路17に出力する。
前L[1アドレスカウンタ8、第2アドレスカウンタ9
は夫々12ピツFの容量を有し、夫々対応して前記制御
命令0. 、0.にょってアップ・ダウンの指定、リセ
ッF1および前記データD、−5−D、のうちアドレス
データの鮫み込みなどが1lII114Iされ、また夫
々対応して信号CK、 、 C’ K、のtL*を行い
、これら組数されたアドレスデータは創Ej、加減算1
路17に入力されるはか、アドレスコンパレータ18お
よびMARi11路(メモリ・アドレス・リコール回路
)IIへ送出される。このMAR回路1941前記11
1 m Iti+ Oa &:’tM ッテ、人力さh
J!17ドレスカウンタ8およびII2アドレスカウン
タ9のアドレスデータのうちの一方のアドレスデータを
4ビツトごとにパスラインゲート7を介してCPUIへ
送出する。また、酌1)加減算回路17番ま前記mm命
令θ東よって制御され、第1アドレスカウンタ8あるい
は第2アドレスカウンタ9がら送出されるアドレスデー
タ、あるいはこれらアドレスデータとラッチ11の内容
との加減算結果をアドレスデータとしてRAM20に送
出するはか、前記加減算回路17から出力されるアドレ
スデー#ADは7ドレスコンパレータ18にも出力され
る。このアドレスコンパレータ18はインタラブシコン
)リーラ21かもの信号が“01の場合番ま、第1アド
レスカウンタ8のアドレスデータと第2アドレスカウン
タ9のアドレスデータの比較を、また前記信号が“1“
の場合は第1アドレスカウンタ8のアドレスデータと加
減算回路17かものアドレスデータムDとの比較を行い
、夫々一致した場合は一致信号をインタラプシコントー
ーラ21へ出力する。また、前記ラッチ12にはI10
コン)p−ラ13を介してRAM20から読み出された
データがタイミング信号φBのタイミングでラッチされ
、このデータがデータコンパレータ16へ送出される。
は夫々12ピツFの容量を有し、夫々対応して前記制御
命令0. 、0.にょってアップ・ダウンの指定、リセ
ッF1および前記データD、−5−D、のうちアドレス
データの鮫み込みなどが1lII114Iされ、また夫
々対応して信号CK、 、 C’ K、のtL*を行い
、これら組数されたアドレスデータは創Ej、加減算1
路17に入力されるはか、アドレスコンパレータ18お
よびMARi11路(メモリ・アドレス・リコール回路
)IIへ送出される。このMAR回路1941前記11
1 m Iti+ Oa &:’tM ッテ、人力さh
J!17ドレスカウンタ8およびII2アドレスカウン
タ9のアドレスデータのうちの一方のアドレスデータを
4ビツトごとにパスラインゲート7を介してCPUIへ
送出する。また、酌1)加減算回路17番ま前記mm命
令θ東よって制御され、第1アドレスカウンタ8あるい
は第2アドレスカウンタ9がら送出されるアドレスデー
タ、あるいはこれらアドレスデータとラッチ11の内容
との加減算結果をアドレスデータとしてRAM20に送
出するはか、前記加減算回路17から出力されるアドレ
スデー#ADは7ドレスコンパレータ18にも出力され
る。このアドレスコンパレータ18はインタラブシコン
)リーラ21かもの信号が“01の場合番ま、第1アド
レスカウンタ8のアドレスデータと第2アドレスカウン
タ9のアドレスデータの比較を、また前記信号が“1“
の場合は第1アドレスカウンタ8のアドレスデータと加
減算回路17かものアドレスデータムDとの比較を行い
、夫々一致した場合は一致信号をインタラプシコントー
ーラ21へ出力する。また、前記ラッチ12にはI10
コン)p−ラ13を介してRAM20から読み出された
データがタイミング信号φBのタイミングでラッチされ
、このデータがデータコンパレータ16へ送出される。
データコンパレータ16はラッチ11の内容とラッチ1
2の内容とを比較し、比較結果が一致した場合は御飯信
号をインタフブトコントローラ21へ出力する。インタ
ップトコント冒−ラ21は前記制御命令0.により制御
されて前記“O“、′1″信号を出力し、また一致倍量
が人力された際にCPU1および1IIiIl11回路
6に対してインタテプシ信号INTを出力する。また1
前記110コン)−一う13は内部に4ピツ)のツツナ
が備えられており、前記制御命令0.に従って11M2
0かも読み出されたデータをラッチして邦び凰ムMho
へと送出したり、あるいはラッチしたデータをパスティ
ンゲージγへ出力し、ざらにオーに″O″データを作成
して凰ムM20の内容をターアする回路も備えられてい
る。前記RムM20は凰/W信量によって読み出し、あ
るいは書書込み状態に指庫され、入力されるアドレスデ
ータに対応する記憶領域に対してデータの読み出し、書
會込みが行なわれる。
2の内容とを比較し、比較結果が一致した場合は御飯信
号をインタフブトコントローラ21へ出力する。インタ
ップトコント冒−ラ21は前記制御命令0.により制御
されて前記“O“、′1″信号を出力し、また一致倍量
が人力された際にCPU1および1IIiIl11回路
6に対してインタテプシ信号INTを出力する。また1
前記110コン)−一う13は内部に4ピツ)のツツナ
が備えられており、前記制御命令0.に従って11M2
0かも読み出されたデータをラッチして邦び凰ムMho
へと送出したり、あるいはラッチしたデータをパスティ
ンゲージγへ出力し、ざらにオーに″O″データを作成
して凰ムM20の内容をターアする回路も備えられてい
る。前記RムM20は凰/W信量によって読み出し、あ
るいは書書込み状態に指庫され、入力されるアドレスデ
ータに対応する記憶領域に対してデータの読み出し、書
會込みが行なわれる。
嬉1−はCPU1から4ビツシのデータD、〜D4とし
てIIIの属ムM4および第2の凰ムMsに送られてく
る命令形式の例を示したものであるam3!11(4)
は全体が1桁4ピツ)ずつ桁4〜為の5桁分からなり、
このうち桁為には第1の凰ムM4あるいは第8の虱ムM
Sのいずれかを指定するDKVICE Noデータが
、また桁Xlには命令の稙釦を示すオペレーションコー
ドOPEが、また桁X、〜&にはRAlf!20のアド
レスを指定するRAM ADDRES8が夫々送出さ
れる。また、RAM20の2つのアドレスによって夫々
指定される2つの先頭アドレスから記憶領域内のデータ
を順次に読み出す命令(binary命令と称す)全実
行させる場合には第3図ω)に示すように#I3図囚と
同一形状の5桁分のデータD、−D、がCPU1から2
回にわたって順次出力される。また、RAM2Qの指定
されたアドレスを所定桁分桁上げあるいは桁下げさせる
5itt命令を実行させる場合、あるいはあるデータを
RAM20内のアドレス1からアドレス2の範囲内でサ
ーチし、対応するデータを読み出すS@trah命令を
実行させる場合には、#I3図(qに示すように第3図
の)と同一形式の5桁分の桁為〜AのデータD、〜D4
が2回出力されるはか、さらに桁X、 、 X、 、
Xs分のデータとしてシフトされる桁数、あるいはサー
チされるデータが順次出力される。
てIIIの属ムM4および第2の凰ムMsに送られてく
る命令形式の例を示したものであるam3!11(4)
は全体が1桁4ピツ)ずつ桁4〜為の5桁分からなり、
このうち桁為には第1の凰ムM4あるいは第8の虱ムM
Sのいずれかを指定するDKVICE Noデータが
、また桁Xlには命令の稙釦を示すオペレーションコー
ドOPEが、また桁X、〜&にはRAlf!20のアド
レスを指定するRAM ADDRES8が夫々送出さ
れる。また、RAM20の2つのアドレスによって夫々
指定される2つの先頭アドレスから記憶領域内のデータ
を順次に読み出す命令(binary命令と称す)全実
行させる場合には第3図ω)に示すように#I3図囚と
同一形状の5桁分のデータD、−D、がCPU1から2
回にわたって順次出力される。また、RAM2Qの指定
されたアドレスを所定桁分桁上げあるいは桁下げさせる
5itt命令を実行させる場合、あるいはあるデータを
RAM20内のアドレス1からアドレス2の範囲内でサ
ーチし、対応するデータを読み出すS@trah命令を
実行させる場合には、#I3図(qに示すように第3図
の)と同一形式の5桁分の桁為〜AのデータD、〜D4
が2回出力されるはか、さらに桁X、 、 X、 、
Xs分のデータとしてシフトされる桁数、あるいはサー
チされるデータが順次出力される。
次に、この発明の動作につき、まず、第1のRAM4に
財して翼HAD命令を実行させる場合について1m!明
する。いま、第4図に示すようにCPU1からはフレツ
タパルスφ1.φ、が出力され続けているとする。この
とき、信号φ、の立下がりのタイミングでオペレージ冒
ン信tOPとチップ・イ率−プル信tcicが夫々CP
UIから出力され、この結果第1の凰ムM4および第2
のRAM5が命令コードの耽み込みを開始する(命令読
み込みすイタル)次に、夕胃ツタパルス−1の立下がり
のタイミングで第3図(4)に示す形式でまず、第1の
RAM4を指定す!DI:VICICNOを示す「11
00JのデータD、〜D、がCPUIから出力されるロ
一方、制御回路6は前記オペレージ璽ン信せOPとチッ
プ・イネーブル信号CIが両方人力されると制御命令0
マを出力し、この結果、パスラインゲート7が開成され
る。このため、前記DECVICE NOのデータは
パスラインゲート7を介し、タイ攬ンダ信号φ0 のタ
イ鷹ングでラッチlOに書き込まれる。デバイスコンパ
レータ14はデバイス般定部15からあらかじめ設定さ
れた第1のRAM4のデバイスNOデータ「l100J
が入力されており、このデータとラッチ10の内容とを
比較し、一致している場合は一致信号を制御回路6へ出
力する。この一致信号が出力されると、制御回路6は前
記為のDEVICE Noデータに続いてCPUIか
ら出力されたREAD命4? ヲW< t XIのオペ
レーションコ−roparo。
財して翼HAD命令を実行させる場合について1m!明
する。いま、第4図に示すようにCPU1からはフレツ
タパルスφ1.φ、が出力され続けているとする。この
とき、信号φ、の立下がりのタイミングでオペレージ冒
ン信tOPとチップ・イ率−プル信tcicが夫々CP
UIから出力され、この結果第1の凰ムM4および第2
のRAM5が命令コードの耽み込みを開始する(命令読
み込みすイタル)次に、夕胃ツタパルス−1の立下がり
のタイミングで第3図(4)に示す形式でまず、第1の
RAM4を指定す!DI:VICICNOを示す「11
00JのデータD、〜D、がCPUIから出力されるロ
一方、制御回路6は前記オペレージ璽ン信せOPとチッ
プ・イネーブル信号CIが両方人力されると制御命令0
マを出力し、この結果、パスラインゲート7が開成され
る。このため、前記DECVICE NOのデータは
パスラインゲート7を介し、タイ攬ンダ信号φ0 のタ
イ鷹ングでラッチlOに書き込まれる。デバイスコンパ
レータ14はデバイス般定部15からあらかじめ設定さ
れた第1のRAM4のデバイスNOデータ「l100J
が入力されており、このデータとラッチ10の内容とを
比較し、一致している場合は一致信号を制御回路6へ出
力する。この一致信号が出力されると、制御回路6は前
記為のDEVICE Noデータに続いてCPUIか
ら出力されたREAD命4? ヲW< t XIのオペ
レーションコ−roparo。
00」をラッチ6aに書き込む。このラッチ61に書き
込まれたオペレージ冒ンコードOPEはデコーダ613
によりデコードされ、ここでREAD命令が解読されて
READ処理が開始される。すなわち、制御回路6から
制御命令0.が出力され、11a 記X、のオペレージ
冒ンコードOPIに続けてCPU1から順次出力さh
ZIXI 、 Xs −X417) RA MADDR
E88が第1アドレスカウンタ8に順次セツシされる。
込まれたオペレージ冒ンコードOPEはデコーダ613
によりデコードされ、ここでREAD命令が解読されて
READ処理が開始される。すなわち、制御回路6から
制御命令0.が出力され、11a 記X、のオペレージ
冒ンコードOPIに続けてCPU1から順次出力さh
ZIXI 、 Xs −X417) RA MADDR
E88が第1アドレスカウンタ8に順次セツシされる。
このようにして前記η〜X4の命令コードは第1のRA
M4に(ットされ、このセット後、CPUIから出力さ
れ続けていたオペレージ曹ン信号OP1チップ・イネー
ブル信号OEの出力がりジッタパルスφ、のタイミング
で停止する。
M4に(ットされ、このセット後、CPUIから出力さ
れ続けていたオペレージ曹ン信号OP1チップ・イネー
ブル信号OEの出力がりジッタパルスφ、のタイミング
で停止する。
法に、CPUIからオペレーション信号QPが停止した
状態でチップ・イネーブル信号CEが出力されるとデー
タ処理サイクルとなり、制御回路6はラッチ6aに書き
込まれたオペレージ曹ンコードOPEに従って凰AM2
GのREAD動詐を開始する。すなわち、第1アドレス
カウンタ8にセットされたRAM ADDR]lii
の内容により加減算回路17を介してRAM20の先願
のアドレスが指定され、さらにRAM20に入力される
R/W信号が“OllになりREAD状態に指定される
。すると、RAM20の指定されたアドレス内のRムM
Dム〒ムが読み出され、I10コントローラー3、パス
ラインゲート7を夫々介してCPUIへと送出される。
状態でチップ・イネーブル信号CEが出力されるとデー
タ処理サイクルとなり、制御回路6はラッチ6aに書き
込まれたオペレージ曹ンコードOPEに従って凰AM2
GのREAD動詐を開始する。すなわち、第1アドレス
カウンタ8にセットされたRAM ADDR]lii
の内容により加減算回路17を介してRAM20の先願
のアドレスが指定され、さらにRAM20に入力される
R/W信号が“OllになりREAD状態に指定される
。すると、RAM20の指定されたアドレス内のRムM
Dム〒ムが読み出され、I10コントローラー3、パス
ラインゲート7を夫々介してCPUIへと送出される。
次に、制御1回路6から信号CK、が出力され、この信
号CK、により第17丁 ドレスカウンタ8がカウントアツプされ、このアドレス
データによって8ムM2O0次アドレスが指定され、次
のRAM DATAが読み出される。
号CK、により第17丁 ドレスカウンタ8がカウントアツプされ、このアドレス
データによって8ムM2O0次アドレスが指定され、次
のRAM DATAが読み出される。
同様に、信号CK、の出力の都度、*17ドレスカウン
タ8の内容がインクリメントされ、RAMDATAの読
み出しが行なわれる。そして、CPU1からチップ・イ
ネーブル信号CEの出力が停止すると、信号CK、の出
力も停止し、READ動作も経了する。
タ8の内容がインクリメントされ、RAMDATAの読
み出しが行なわれる。そして、CPU1からチップ・イ
ネーブル信号CEの出力が停止すると、信号CK、の出
力も停止し、READ動作も経了する。
次に、前述した第3図俤)のbinary命令がCPU
Iから出力された場合の動作について説明する。この場
合、まず、最初の桁為〜淘のDEVICE No、O
PE、RAM ADDRESSlの各データがバスラ
インデー)7を介して人力され、コノうちDEVICl
: NOはラッチ1゜に入力され、OPEはラッチ6
&に書き込まれ、制御j回路6においてbinary命
令であることがデコードされる。また、入力されたRA
M ADDRE81i11.例えば「50」は第1ア
ドレスカウンタ8にセツシされる。同様に、2回目にC
PtJlから出力されたOPE、RAM ADDRE
S82、例えばrxooJは夫々対応してラッチ6m、
$2アドレスカウンタ9へセツシされる。
Iから出力された場合の動作について説明する。この場
合、まず、最初の桁為〜淘のDEVICE No、O
PE、RAM ADDRESSlの各データがバスラ
インデー)7を介して人力され、コノうちDEVICl
: NOはラッチ1゜に入力され、OPEはラッチ6
&に書き込まれ、制御j回路6においてbinary命
令であることがデコードされる。また、入力されたRA
M ADDRE81i11.例えば「50」は第1ア
ドレスカウンタ8にセツシされる。同様に、2回目にC
PtJlから出力されたOPE、RAM ADDRE
S82、例えばrxooJは夫々対応してラッチ6m、
$2アドレスカウンタ9へセツシされる。
そして、#1!2アドレスカウンタ9は制御命令0.%
信号CK、に従ってアドレス「loo」から+1ずつイ
ンクリメントされ、これと同時に第1アドレスカウンタ
8は制御命令O11信@ CK、に従ってアドレス「5
0」から−1ずつインクリメントされろ、なお、アドレ
スを+1するか=1するがはオペレージ冒ンコード0P
EI、0PE2の内容により定められる。そして、制御
回路6はcpulから出力されるチップ・イネーブル1
74@CEが“01から“1′となったときmlアドレ
スカウンタ8の内容によりRAM20をアドレス指定し
、チップ・イネーブル(j号CIが再びoaがら“1’
″になったとき第2アドレスカウンタ9の内容により鼠
ムM2Qをアドレス指定する。そして、8ムM20かも
読み出されるデータはI10コントローラ13、バスラ
インデー)7を介してcPUlに送出される。CPUI
はチップ・イネーブル信号CEを交互に“0″あるいは
“l“にしてmlアドレスカウンタ8あるいは給2アド
レスカウンタ9により指定されるアドレスのデー★を続
み田す。
信号CK、に従ってアドレス「loo」から+1ずつイ
ンクリメントされ、これと同時に第1アドレスカウンタ
8は制御命令O11信@ CK、に従ってアドレス「5
0」から−1ずつインクリメントされろ、なお、アドレ
スを+1するか=1するがはオペレージ冒ンコード0P
EI、0PE2の内容により定められる。そして、制御
回路6はcpulから出力されるチップ・イネーブル1
74@CEが“01から“1′となったときmlアドレ
スカウンタ8の内容によりRAM20をアドレス指定し
、チップ・イネーブル(j号CIが再びoaがら“1’
″になったとき第2アドレスカウンタ9の内容により鼠
ムM2Qをアドレス指定する。そして、8ムM20かも
読み出されるデータはI10コントローラ13、バスラ
インデー)7を介してcPUlに送出される。CPUI
はチップ・イネーブル信号CEを交互に“0″あるいは
“l“にしてmlアドレスカウンタ8あるいは給2アド
レスカウンタ9により指定されるアドレスのデー★を続
み田す。
欣に、前述した第3図()の5eaoh命令がCPUI
から出力される場合の動作について説明する。この場合
、CPU1から出力される為〜淘の各データのうち0P
EI、0PE2は夫々ラッチ61に書き込まれ、RAM
ADDRESSl、例えば[50Jは第1アドレス
カウンタ8へ、RAM ADDRESS2、M、tば
l”100Jは第2アドレスカウンタ9へ夫々セットさ
れ、さらに8*aoh DATA%例えば「AAAJ
はラッチ11に書き込まれる。そして、第1アドレスカ
ウンタ8はそのカウント内容を+1ずつインクリメント
し、この都度、RAM20の対応するアドレスのRAM
DATAが読み出され、I10コント胃−ラ13を
介してラッチ12に書き込まれる・そして、このラッチ
12の内容とラッチ11の内容とはデータコンパレータ
16において比較され、この比較結果が不−蚊の場合は
、第1のアドレスカウンタ8が+1されて再びラッチ1
2にラッチされたRAM DATAと比較される。前
記比較結果が一致している場合には一致信号がインタラ
ブドコントローラ21に対して出力され、イン声ラブ)
コントローラ21か68@aeh動作の終了を示すイン
クラブド信号INTがCPU1および制御@路6に出力
される。これと同時に、サーチされたRAM DAT
A [AAAJのアドレスを示す第1アドレスカウンタ
8の内容がMAR回路19、パスラインゲート7を介し
てCPU1へ送出される。なお、第2アドレスカウンタ
9の内容と第1アドレスカウンタ8の内容はアドレスカ
ンタレータ18において比較され、RAM20内1.:
、RAM DATA rAAAJ が?−4さt’L
ず、第1アドレスカウンタ8の内容が「l 00Jニナ
った場合も一致信号がインタラブドコントローラ21に
出力され、この結果、前記インクラブド信号INTが送
出される。
から出力される場合の動作について説明する。この場合
、CPU1から出力される為〜淘の各データのうち0P
EI、0PE2は夫々ラッチ61に書き込まれ、RAM
ADDRESSl、例えば[50Jは第1アドレス
カウンタ8へ、RAM ADDRESS2、M、tば
l”100Jは第2アドレスカウンタ9へ夫々セットさ
れ、さらに8*aoh DATA%例えば「AAAJ
はラッチ11に書き込まれる。そして、第1アドレスカ
ウンタ8はそのカウント内容を+1ずつインクリメント
し、この都度、RAM20の対応するアドレスのRAM
DATAが読み出され、I10コント胃−ラ13を
介してラッチ12に書き込まれる・そして、このラッチ
12の内容とラッチ11の内容とはデータコンパレータ
16において比較され、この比較結果が不−蚊の場合は
、第1のアドレスカウンタ8が+1されて再びラッチ1
2にラッチされたRAM DATAと比較される。前
記比較結果が一致している場合には一致信号がインタラ
ブドコントローラ21に対して出力され、イン声ラブ)
コントローラ21か68@aeh動作の終了を示すイン
クラブド信号INTがCPU1および制御@路6に出力
される。これと同時に、サーチされたRAM DAT
A [AAAJのアドレスを示す第1アドレスカウンタ
8の内容がMAR回路19、パスラインゲート7を介し
てCPU1へ送出される。なお、第2アドレスカウンタ
9の内容と第1アドレスカウンタ8の内容はアドレスカ
ンタレータ18において比較され、RAM20内1.:
、RAM DATA rAAAJ が?−4さt’L
ず、第1アドレスカウンタ8の内容が「l 00Jニナ
った場合も一致信号がインタラブドコントローラ21に
出力され、この結果、前記インクラブド信号INTが送
出される。
なお、前記実施例においては小型電子式計算機の内部に
固定的に第1のRAM4および$2のRAM3を設けた
構成としたが、これに限らず、第1のRAM4および第
2のRA M’llIをカモツF式に着脱自在にCPU
Iと接続するように構成しても良い。また、前記実施例
はメモリとしてRAMを用いたが、これに限らず、例え
ばROM(リード・オン・メモリ)を用いてもよい。ま
た、この発明は小型電子式計算機に限らず他の電子m器
に適用可能である。
固定的に第1のRAM4および$2のRAM3を設けた
構成としたが、これに限らず、第1のRAM4および第
2のRA M’llIをカモツF式に着脱自在にCPU
Iと接続するように構成しても良い。また、前記実施例
はメモリとしてRAMを用いたが、これに限らず、例え
ばROM(リード・オン・メモリ)を用いてもよい。ま
た、この発明は小型電子式計算機に限らず他の電子m器
に適用可能である。
以上説明したようにこの発明によれば、CPUから送出
される命令コードをデコードして制御命令を出力し、こ
の制御命令に従ってアドレス指定動作を行い、このアド
レスデータによってRAMのアドレスが指定されるよう
にしたから、RAMの容量が増加してもCPUと接続す
るパスラインのライン数を増加することはない。また、
RAM内のデータの移動、あるいはデータのサーチなど
に対しては前記CPUとは独立して自動的に処理するこ
とができるので、CPUは他の処理を並列して行うこと
ができ、システム全体の処理速度が速くなるという利点
がある。
される命令コードをデコードして制御命令を出力し、こ
の制御命令に従ってアドレス指定動作を行い、このアド
レスデータによってRAMのアドレスが指定されるよう
にしたから、RAMの容量が増加してもCPUと接続す
るパスラインのライン数を増加することはない。また、
RAM内のデータの移動、あるいはデータのサーチなど
に対しては前記CPUとは独立して自動的に処理するこ
とができるので、CPUは他の処理を並列して行うこと
ができ、システム全体の処理速度が速くなるという利点
がある。
第1図はこの発明の一実施例を使用した概略システム構
成図、第2図は第1のRAMおよび第2のRAMの評細
を示す回路構成図、#%七図因(5)(Qは命令彫式を
示す図、第4図は動作を説明するためのタイムチャート
である。 l・・・・・・CPU、4・・・・・・亀lのRAM、
5・・・・・・結2の8ム菖、6・・・・・・制御−路
、8・・・・・・第1アドレスカウンタ、9・・・・・
・[2アドレスカウンタ、17°°°°°°加減算−路
、20・・・・・・81M0特許出願人 カシオ計算機
株式会社
成図、第2図は第1のRAMおよび第2のRAMの評細
を示す回路構成図、#%七図因(5)(Qは命令彫式を
示す図、第4図は動作を説明するためのタイムチャート
である。 l・・・・・・CPU、4・・・・・・亀lのRAM、
5・・・・・・結2の8ム菖、6・・・・・・制御−路
、8・・・・・・第1アドレスカウンタ、9・・・・・
・[2アドレスカウンタ、17°°°°°°加減算−路
、20・・・・・・81M0特許出願人 カシオ計算機
株式会社
Claims (1)
- 中央処理diil(CPU)とバスツインを介して電気
的に接続され、前記CPUから送出される締金コードを
デコードし、制−命令を出力する馴一手段と、前記制御
命令に従ってアドレスな斃生ずるアドレス発生手段と、
このアドレス姥生手段からのアドレスデータによって指
定されるメモリと、前記制御手段からの制御命令に従っ
て前記メモリの続み出しまたは書き込みを行う手段とを
具備したことを特徴とする自動データ処城掘能を有する
メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57075376A JPS58192154A (ja) | 1982-05-07 | 1982-05-07 | 自動デ−タ処理機能を有するメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57075376A JPS58192154A (ja) | 1982-05-07 | 1982-05-07 | 自動デ−タ処理機能を有するメモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58192154A true JPS58192154A (ja) | 1983-11-09 |
JPH0449142B2 JPH0449142B2 (ja) | 1992-08-10 |
Family
ID=13574417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57075376A Granted JPS58192154A (ja) | 1982-05-07 | 1982-05-07 | 自動デ−タ処理機能を有するメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58192154A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6180468A (ja) * | 1984-09-28 | 1986-04-24 | Yokogawa Hokushin Electric Corp | 画像計測装置 |
JPS6298440A (ja) * | 1985-09-30 | 1987-05-07 | エスジーエス―トムソン マイクロエレクトロニクス インク. | プログラマブルアクセスメモリ |
JPS62211749A (ja) * | 1986-03-12 | 1987-09-17 | Sharp Corp | メモリアクセス制御装置 |
US6266285B1 (en) | 1990-04-18 | 2001-07-24 | Rambus Inc. | Method of operating a memory device having write latency |
US6338108B1 (en) | 1997-04-15 | 2002-01-08 | Nec Corporation | Coprocessor-integrated packet-type memory LSI, packet-type memory/coprocessor bus, and control method thereof |
US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
JP2006344139A (ja) * | 2005-06-10 | 2006-12-21 | Nara Institute Of Science & Technology | メモリコントローラ、情報処理システム及びリードアクセス方法 |
US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5144437A (ja) * | 1974-10-14 | 1976-04-16 | Hitachi Ltd | Johoshorishisutemu |
JPS5326542A (en) * | 1976-08-24 | 1978-03-11 | Mitsubishi Electric Corp | Information retrieval unit |
JPS5563455A (en) * | 1978-11-04 | 1980-05-13 | Sanyo Electric Co Ltd | Memory system |
JPS55121541A (en) * | 1979-03-10 | 1980-09-18 | Casio Comput Co Ltd | Arithmetic unit |
JPS55160382A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Memory unit |
-
1982
- 1982-05-07 JP JP57075376A patent/JPS58192154A/ja active Granted
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US6314051B1 (en) | 1990-04-18 | 2001-11-06 | Rambus Inc. | Memory device having write latency |
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US6415339B1 (en) | 1990-04-18 | 2002-07-02 | Rambus Inc. | Memory device having a plurality of programmable internal registers and a delay time register |
US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
US6931467B2 (en) | 1995-10-19 | 2005-08-16 | Rambus Inc. | Memory integrated circuit device which samples data upon detection of a strobe signal |
US6338108B1 (en) | 1997-04-15 | 2002-01-08 | Nec Corporation | Coprocessor-integrated packet-type memory LSI, packet-type memory/coprocessor bus, and control method thereof |
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JP2006344139A (ja) * | 2005-06-10 | 2006-12-21 | Nara Institute Of Science & Technology | メモリコントローラ、情報処理システム及びリードアクセス方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0449142B2 (ja) | 1992-08-10 |
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