JPS58192154A - 自動デ−タ処理機能を有するメモリ装置 - Google Patents
自動デ−タ処理機能を有するメモリ装置Info
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- JPS58192154A JPS58192154A JP57075376A JP7537682A JPS58192154A JP S58192154 A JPS58192154 A JP S58192154A JP 57075376 A JP57075376 A JP 57075376A JP 7537682 A JP7537682 A JP 7537682A JP S58192154 A JPS58192154 A JP S58192154A
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電子機−を１１１１＃するＣＰＵ （中央
処理装置）とパスラインを介して電気的に！ｉ’Ｍされ
、前記ＣＰυからの制御命令により内部処理を実行する
自動データＩＪＩＩＪ！理機能を有するメモリＩＩ装置
に関する。
処理装置）とパスラインを介して電気的に！ｉ’Ｍされ
、前記ＣＰυからの制御命令により内部処理を実行する
自動データＩＪＩＩＪ！理機能を有するメモリＩＩ装置
に関する。
従来、たとえば１Ｗグラム付小製電子式計算機において
ＣＰＵにパスツインを介して接続されるメ％り装置、例
えば凰ムＭ（ランダム・アクセス・メモリ）は、ＣＰＵ
によって＊ｔａアドレス制御されている。すなわち、Ｃ
ＰＵからデニタｍ号、読み出し／書書込み信号、チップ
・イネーブル信号、アドレス指定信号などが夫々のパス
ラインを介して送出され、これら信号に従ってＲＡＭと
ＣＰＵとの間においてデータの授受が行なわれている。
ＣＰＵにパスツインを介して接続されるメ％り装置、例
えば凰ムＭ（ランダム・アクセス・メモリ）は、ＣＰＵ
によって＊ｔａアドレス制御されている。すなわち、Ｃ
ＰＵからデニタｍ号、読み出し／書書込み信号、チップ
・イネーブル信号、アドレス指定信号などが夫々のパス
ラインを介して送出され、これら信号に従ってＲＡＭと
ＣＰＵとの間においてデータの授受が行なわれている。
このた・め、ＲＡＭのアドレスを指定するアドレスツイ
ンは前記ＣＰＵから全て接続されている。そこで、鼠ム
Ｍの容量が増加すると前記アドレスラインも増加させる
必要があり、ツイン数が増えるという欠点があった。ま
た、鼠ＡＭ内のデータをす−チする場合やシフトする場
合は、ＣＰＵが他の嶋珈を行うことがで會ず、その分だ
け計算機の処理速度が低下するという欠点があった。
ンは前記ＣＰＵから全て接続されている。そこで、鼠ム
Ｍの容量が増加すると前記アドレスラインも増加させる
必要があり、ツイン数が増えるという欠点があった。ま
た、鼠ＡＭ内のデータをす−チする場合やシフトする場
合は、ＣＰＵが他の嶋珈を行うことがで會ず、その分だ
け計算機の処理速度が低下するという欠点があった。
この発明は前記事情に基づいてなされたもので、その目
的とするところは、ＣＰＵから送出された命令コードを
デコードしてメモリ装置のアドレスを脂次指定すること
により、記憶春量が増加してもＣＰＵとの接続ツイン数
が増加せず、ＣＰＵとの並列処理が可能な自動データ処
理機能を有するメ（り装置を提供することである。
的とするところは、ＣＰＵから送出された命令コードを
デコードしてメモリ装置のアドレスを脂次指定すること
により、記憶春量が増加してもＣＰＵとの接続ツイン数
が増加せず、ＣＰＵとの並列処理が可能な自動データ処
理機能を有するメ（り装置を提供することである。
以下、この発明の一実施例につき１１１！１図ないし＃
ｌ！４図に基づいて説明する。第１図はこの発明のメ量
り装置が接続された小ｍｍ子式計算機の概略システム構
成図を示し、図中、符号１はＣＰＵで、このＣＰＵから
出力されたサンプリング信号に従ってキーｌ−ド２の操
作キーが選択され、キー操作に応じたキー人力信号がＣ
Ｉ’Ｕｌに入力される。
ｌ！４図に基づいて説明する。第１図はこの発明のメ量
り装置が接続された小ｍｍ子式計算機の概略システム構
成図を示し、図中、符号１はＣＰＵで、このＣＰＵから
出力されたサンプリング信号に従ってキーｌ−ド２の操
作キーが選択され、キー操作に応じたキー人力信号がＣ
Ｉ’Ｕｌに入力される。
また、ＣＰＵ１は表示データを送出し、同データは表示
装置３において表示される。また、Ｃ’ＰＵ１はメモリ
装置として第１のＲＡＭ４および餉２の８ムＭＳをパス
ラインＭＬを介して接続している。そして、ＣＰＵ１か
らは第１のＲＡＭ４および第２のＲＡＭ５に夫々所定周
期のクロックパルスφ１．φいチップ・イ卓−プル信号
ＣＥ、オペレージ■ン信号ＯＰを夫々出力する。また、
ＣＰＵ１は第１のＲＡＭ４および第２のＲＡＭ５との間
において４ビツトのデータＤ１〜Ｄ４の転送を行い、嬉
ｌの凰ムＭ４および第２のＲＡＭ５かへはインタフ１ト
信号ＩＮＴが入力される。
装置３において表示される。また、Ｃ’ＰＵ１はメモリ
装置として第１のＲＡＭ４および餉２の８ムＭＳをパス
ラインＭＬを介して接続している。そして、ＣＰＵ１か
らは第１のＲＡＭ４および第２のＲＡＭ５に夫々所定周
期のクロックパルスφ１．φいチップ・イ卓−プル信号
ＣＥ、オペレージ■ン信号ＯＰを夫々出力する。また、
ＣＰＵ１は第１のＲＡＭ４および第２のＲＡＭ５との間
において４ビツトのデータＤ１〜Ｄ４の転送を行い、嬉
ｌの凰ムＭ４および第２のＲＡＭ５かへはインタフ１ト
信号ＩＮＴが入力される。
嬉２図は亀１の鼠ムＭ４および第２の鼠ムＭ５の詳細を
示す回路構成図である。図中符号藝は制御−路であり、
ここにはＣＰＵＩから送出されるクーツクパルスφ１．
φ２、チップ・イネーブル信号Ｃｌ、オペレーシーン信
号ＯＰが夫々入力される。
示す回路構成図である。図中符号藝は制御−路であり、
ここにはＣＰＵＩから送出されるクーツクパルスφ１．
φ２、チップ・イネーブル信号Ｃｌ、オペレーシーン信
号ＯＰが夫々入力される。
前記制御回路６にはラッチ６１、デコーダ６ｂ及びタイ
ミング信号発生−路６Ｇが備えられ、前記データＤ、〜
Ｄ４のうち命令コードはパスラインゲー）７を介してラ
ッチ６＆に書き込まれる。そして、クツチロ＆の命令コ
ードはデコ−ダ６ｂによってデコードされ、この出力は
タイ之ンダ発生回路６ｅに送出される。タイ瑠ンダ発生
回路６・はデコｊ −ダ６ｂかものデコード出力と、前記タレツクパルスφ
３．φ、に基づいてタイ鷹ング信号φム、φＢ。
ミング信号発生−路６Ｇが備えられ、前記データＤ、〜
Ｄ４のうち命令コードはパスラインゲー）７を介してラ
ッチ６＆に書き込まれる。そして、クツチロ＆の命令コ
ードはデコ−ダ６ｂによってデコードされ、この出力は
タイ之ンダ発生回路６ｅに送出される。タイ瑠ンダ発生
回路６・はデコｊ −ダ６ｂかものデコード出力と、前記タレツクパルスφ
３．φ、に基づいてタイ鷹ング信号φム、φＢ。
φｏ、Ｒ／Ｗ信号、信号ＣＫ、 −ＣＫ、 、および制
御命令０１〜０．を作成して送出する。前記バスツイン
ゲート７は前記制御命令幅によって開閉制御され、この
開成状態ではデータＤ、〜Ｄ蚤 を通過し、同データは
制御回路６に入力されるほか、第１のアドレスカウンタ
８、第２のアドレスカウンタ９、ラッチ１０．１１．１
２、！１０コンＦローラ１３に夫々入力される。前記ラ
ッチ１０は入力されるデータＤ、〜Ｄ４のうちＤＥＶＩ
ＣＥ ＮＯｔ示ｔｆ−夕を前記タイミング信号−〇の
タイミングで書き込み、同データをデバイスコンパレー
タ１４へ送出スる。デバイスコンパレータ１４はデバイ
ス設定部１５から供給される設定ＤＥＶＩＣＩＥ Ｎ
Ｏと、チッチ１０から入力される前記ＤＥＶＩＣＥ Ｎ
Ｏとを比較し、この比較結果が一致している場合は一致
信号を制御回ｌ！１６へ出力する。前記デバイス設定部
１５は端子Ｖ、〜ｖ４からなり、たとえば第１＃）ＲＡ
Ｍ４１７）ＤＥＶＩＣＥ Ｎ０ｔ４に’ットのデータ
として設定するものである。また、前記ラッチ１１は入
力されるデータＤ、−ｗＤ、のうちす一チデータやシフ
ト桁データをタイミング信号φ人のタイミングでラッチ
し、同データをデータコンパレータ１６および加誠算綻
路１７に出力する。
御命令０１〜０．を作成して送出する。前記バスツイン
ゲート７は前記制御命令幅によって開閉制御され、この
開成状態ではデータＤ、〜Ｄ蚤 を通過し、同データは
制御回路６に入力されるほか、第１のアドレスカウンタ
８、第２のアドレスカウンタ９、ラッチ１０．１１．１
２、！１０コンＦローラ１３に夫々入力される。前記ラ
ッチ１０は入力されるデータＤ、〜Ｄ４のうちＤＥＶＩ
ＣＥ ＮＯｔ示ｔｆ−夕を前記タイミング信号−〇の
タイミングで書き込み、同データをデバイスコンパレー
タ１４へ送出スる。デバイスコンパレータ１４はデバイ
ス設定部１５から供給される設定ＤＥＶＩＣＩＥ Ｎ
Ｏと、チッチ１０から入力される前記ＤＥＶＩＣＥ Ｎ
Ｏとを比較し、この比較結果が一致している場合は一致
信号を制御回ｌ！１６へ出力する。前記デバイス設定部
１５は端子Ｖ、〜ｖ４からなり、たとえば第１＃）ＲＡ
Ｍ４１７）ＤＥＶＩＣＥ Ｎ０ｔ４に’ットのデータ
として設定するものである。また、前記ラッチ１１は入
力されるデータＤ、−ｗＤ、のうちす一チデータやシフ
ト桁データをタイミング信号φ人のタイミングでラッチ
し、同データをデータコンパレータ１６および加誠算綻
路１７に出力する。
前Ｌ［１アドレスカウンタ８、第２アドレスカウンタ９
は夫々１２ピツＦの容量を有し、夫々対応して前記制御
命令０． 、０．にょってアップ・ダウンの指定、リセ
ッＦ１および前記データＤ、−５−Ｄ、のうちアドレス
データの鮫み込みなどが１ｌＩＩ１１４Ｉされ、また夫
々対応して信号ＣＫ、 、 Ｃ’ Ｋ、のｔＬ＊を行い
、これら組数されたアドレスデータは創Ｅｊ、加減算１
路１７に入力されるはか、アドレスコンパレータ１８お
よびＭＡＲｉ１１路（メモリ・アドレス・リコール回路
）ＩＩへ送出される。このＭＡＲ回路１９４１前記１１
１ ｍ Ｉｔｉ＋ Ｏａ ＆：’ｔＭ ッテ、人力さｈ
Ｊ！１７ドレスカウンタ８およびＩＩ２アドレスカウン
タ９のアドレスデータのうちの一方のアドレスデータを
４ビツトごとにパスラインゲート７を介してＣＰＵＩへ
送出する。また、酌１）加減算回路１７番ま前記ｍｍ命
令θ東よって制御され、第１アドレスカウンタ８あるい
は第２アドレスカウンタ９がら送出されるアドレスデー
タ、あるいはこれらアドレスデータとラッチ１１の内容
との加減算結果をアドレスデータとしてＲＡＭ２０に送
出するはか、前記加減算回路１７から出力されるアドレ
スデー＃ＡＤは７ドレスコンパレータ１８にも出力され
る。このアドレスコンパレータ１８はインタラブシコン
）リーラ２１かもの信号が“０１の場合番ま、第１アド
レスカウンタ８のアドレスデータと第２アドレスカウン
タ９のアドレスデータの比較を、また前記信号が“１“
の場合は第１アドレスカウンタ８のアドレスデータと加
減算回路１７かものアドレスデータムＤとの比較を行い
、夫々一致した場合は一致信号をインタラプシコントー
ーラ２１へ出力する。また、前記ラッチ１２にはＩ１０
コン）ｐ−ラ１３を介してＲＡＭ２０から読み出された
データがタイミング信号φＢのタイミングでラッチされ
、このデータがデータコンパレータ１６へ送出される。
は夫々１２ピツＦの容量を有し、夫々対応して前記制御
命令０． 、０．にょってアップ・ダウンの指定、リセ
ッＦ１および前記データＤ、−５−Ｄ、のうちアドレス
データの鮫み込みなどが１ｌＩＩ１１４Ｉされ、また夫
々対応して信号ＣＫ、 、 Ｃ’ Ｋ、のｔＬ＊を行い
、これら組数されたアドレスデータは創Ｅｊ、加減算１
路１７に入力されるはか、アドレスコンパレータ１８お
よびＭＡＲｉ１１路（メモリ・アドレス・リコール回路
）ＩＩへ送出される。このＭＡＲ回路１９４１前記１１
１ ｍ Ｉｔｉ＋ Ｏａ ＆：’ｔＭ ッテ、人力さｈ
Ｊ！１７ドレスカウンタ８およびＩＩ２アドレスカウン
タ９のアドレスデータのうちの一方のアドレスデータを
４ビツトごとにパスラインゲート７を介してＣＰＵＩへ
送出する。また、酌１）加減算回路１７番ま前記ｍｍ命
令θ東よって制御され、第１アドレスカウンタ８あるい
は第２アドレスカウンタ９がら送出されるアドレスデー
タ、あるいはこれらアドレスデータとラッチ１１の内容
との加減算結果をアドレスデータとしてＲＡＭ２０に送
出するはか、前記加減算回路１７から出力されるアドレ
スデー＃ＡＤは７ドレスコンパレータ１８にも出力され
る。このアドレスコンパレータ１８はインタラブシコン
）リーラ２１かもの信号が“０１の場合番ま、第１アド
レスカウンタ８のアドレスデータと第２アドレスカウン
タ９のアドレスデータの比較を、また前記信号が“１“
の場合は第１アドレスカウンタ８のアドレスデータと加
減算回路１７かものアドレスデータムＤとの比較を行い
、夫々一致した場合は一致信号をインタラプシコントー
ーラ２１へ出力する。また、前記ラッチ１２にはＩ１０
コン）ｐ−ラ１３を介してＲＡＭ２０から読み出された
データがタイミング信号φＢのタイミングでラッチされ
、このデータがデータコンパレータ１６へ送出される。
データコンパレータ１６はラッチ１１の内容とラッチ１
２の内容とを比較し、比較結果が一致した場合は御飯信
号をインタフブトコントローラ２１へ出力する。インタ
ップトコント冒−ラ２１は前記制御命令０．により制御
されて前記“Ｏ“、′１″信号を出力し、また一致倍量
が人力された際にＣＰＵ１および１ＩＩｉＩｌ１１回路
６に対してインタテプシ信号ＩＮＴを出力する。また１
前記１１０コン）−一う１３は内部に４ピツ）のツツナ
が備えられており、前記制御命令０．に従って１１Ｍ２
０かも読み出されたデータをラッチして邦び凰ムＭｈｏ
へと送出したり、あるいはラッチしたデータをパスティ
ンゲージγへ出力し、ざらにオーに″Ｏ″データを作成
して凰ムＭ２０の内容をターアする回路も備えられてい
る。前記ＲムＭ２０は凰／Ｗ信量によって読み出し、あ
るいは書書込み状態に指庫され、入力されるアドレスデ
ータに対応する記憶領域に対してデータの読み出し、書
會込みが行なわれる。
２の内容とを比較し、比較結果が一致した場合は御飯信
号をインタフブトコントローラ２１へ出力する。インタ
ップトコント冒−ラ２１は前記制御命令０．により制御
されて前記“Ｏ“、′１″信号を出力し、また一致倍量
が人力された際にＣＰＵ１および１ＩＩｉＩｌ１１回路
６に対してインタテプシ信号ＩＮＴを出力する。また１
前記１１０コン）−一う１３は内部に４ピツ）のツツナ
が備えられており、前記制御命令０．に従って１１Ｍ２
０かも読み出されたデータをラッチして邦び凰ムＭｈｏ
へと送出したり、あるいはラッチしたデータをパスティ
ンゲージγへ出力し、ざらにオーに″Ｏ″データを作成
して凰ムＭ２０の内容をターアする回路も備えられてい
る。前記ＲムＭ２０は凰／Ｗ信量によって読み出し、あ
るいは書書込み状態に指庫され、入力されるアドレスデ
ータに対応する記憶領域に対してデータの読み出し、書
會込みが行なわれる。
嬉１−はＣＰＵ１から４ビツシのデータＤ、〜Ｄ４とし
てＩＩＩの属ムＭ４および第２の凰ムＭｓに送られてく
る命令形式の例を示したものであるａｍ３！１１（４）
は全体が１桁４ピツ）ずつ桁４〜為の５桁分からなり、
このうち桁為には第１の凰ムＭ４あるいは第８の虱ムＭ
Ｓのいずれかを指定するＤＫＶＩＣＥ Ｎｏデータが
、また桁Ｘｌには命令の稙釦を示すオペレーションコー
ドＯＰＥが、また桁Ｘ、〜＆にはＲＡｌｆ！２０のアド
レスを指定するＲＡＭ ＡＤＤＲＥＳ８が夫々送出さ
れる。また、ＲＡＭ２０の２つのアドレスによって夫々
指定される２つの先頭アドレスから記憶領域内のデータ
を順次に読み出す命令（ｂｉｎａｒｙ命令と称す）全実
行させる場合には第３図ω）に示すように＃Ｉ３図囚と
同一形状の５桁分のデータＤ、−Ｄ、がＣＰＵ１から２
回にわたって順次出力される。また、ＲＡＭ２Ｑの指定
されたアドレスを所定桁分桁上げあるいは桁下げさせる
５ｉｔｔ命令を実行させる場合、あるいはあるデータを
ＲＡＭ２０内のアドレス１からアドレス２の範囲内でサ
ーチし、対応するデータを読み出すＳ＠ｔｒａｈ命令を
実行させる場合には、＃Ｉ３図（ｑに示すように第３図
の）と同一形式の５桁分の桁為〜ＡのデータＤ、〜Ｄ４
が２回出力されるはか、さらに桁Ｘ、 、 Ｘ、 、
Ｘｓ分のデータとしてシフトされる桁数、あるいはサー
チされるデータが順次出力される。
てＩＩＩの属ムＭ４および第２の凰ムＭｓに送られてく
る命令形式の例を示したものであるａｍ３！１１（４）
は全体が１桁４ピツ）ずつ桁４〜為の５桁分からなり、
このうち桁為には第１の凰ムＭ４あるいは第８の虱ムＭ
Ｓのいずれかを指定するＤＫＶＩＣＥ Ｎｏデータが
、また桁Ｘｌには命令の稙釦を示すオペレーションコー
ドＯＰＥが、また桁Ｘ、〜＆にはＲＡｌｆ！２０のアド
レスを指定するＲＡＭ ＡＤＤＲＥＳ８が夫々送出さ
れる。また、ＲＡＭ２０の２つのアドレスによって夫々
指定される２つの先頭アドレスから記憶領域内のデータ
を順次に読み出す命令（ｂｉｎａｒｙ命令と称す）全実
行させる場合には第３図ω）に示すように＃Ｉ３図囚と
同一形状の５桁分のデータＤ、−Ｄ、がＣＰＵ１から２
回にわたって順次出力される。また、ＲＡＭ２Ｑの指定
されたアドレスを所定桁分桁上げあるいは桁下げさせる
５ｉｔｔ命令を実行させる場合、あるいはあるデータを
ＲＡＭ２０内のアドレス１からアドレス２の範囲内でサ
ーチし、対応するデータを読み出すＳ＠ｔｒａｈ命令を
実行させる場合には、＃Ｉ３図（ｑに示すように第３図
の）と同一形式の５桁分の桁為〜ＡのデータＤ、〜Ｄ４
が２回出力されるはか、さらに桁Ｘ、 、 Ｘ、 、
Ｘｓ分のデータとしてシフトされる桁数、あるいはサー
チされるデータが順次出力される。
次に、この発明の動作につき、まず、第１のＲＡＭ４に
財して翼ＨＡＤ命令を実行させる場合について１ｍ！明
する。いま、第４図に示すようにＣＰＵ１からはフレツ
タパルスφ１．φ、が出力され続けているとする。この
とき、信号φ、の立下がりのタイミングでオペレージ冒
ン信ｔＯＰとチップ・イ率−プル信ｔｃｉｃが夫々ＣＰ
ＵＩから出力され、この結果第１の凰ムＭ４および第２
のＲＡＭ５が命令コードの耽み込みを開始する（命令読
み込みすイタル）次に、夕胃ツタパルス−１の立下がり
のタイミングで第３図（４）に示す形式でまず、第１の
ＲＡＭ４を指定す！ＤＩ：ＶＩＣＩＣＮＯを示す「１１
００ＪのデータＤ、〜Ｄ、がＣＰＵＩから出力されるロ
一方、制御回路６は前記オペレージ璽ン信せＯＰとチッ
プ・イネーブル信号ＣＩが両方人力されると制御命令０
マを出力し、この結果、パスラインゲート７が開成され
る。このため、前記ＤＥＣＶＩＣＥ ＮＯのデータは
パスラインゲート７を介し、タイ攬ンダ信号φ０ のタ
イ鷹ングでラッチｌＯに書き込まれる。デバイスコンパ
レータ１４はデバイス般定部１５からあらかじめ設定さ
れた第１のＲＡＭ４のデバイスＮＯデータ「ｌ１００Ｊ
が入力されており、このデータとラッチ１０の内容とを
比較し、一致している場合は一致信号を制御回路６へ出
力する。この一致信号が出力されると、制御回路６は前
記為のＤＥＶＩＣＥ Ｎｏデータに続いてＣＰＵＩか
ら出力されたＲＥＡＤ命４？ ヲＷ＜ ｔ ＸＩのオペ
レーションコ−ｒｏｐａｒｏ。
財して翼ＨＡＤ命令を実行させる場合について１ｍ！明
する。いま、第４図に示すようにＣＰＵ１からはフレツ
タパルスφ１．φ、が出力され続けているとする。この
とき、信号φ、の立下がりのタイミングでオペレージ冒
ン信ｔＯＰとチップ・イ率−プル信ｔｃｉｃが夫々ＣＰ
ＵＩから出力され、この結果第１の凰ムＭ４および第２
のＲＡＭ５が命令コードの耽み込みを開始する（命令読
み込みすイタル）次に、夕胃ツタパルス−１の立下がり
のタイミングで第３図（４）に示す形式でまず、第１の
ＲＡＭ４を指定す！ＤＩ：ＶＩＣＩＣＮＯを示す「１１
００ＪのデータＤ、〜Ｄ、がＣＰＵＩから出力されるロ
一方、制御回路６は前記オペレージ璽ン信せＯＰとチッ
プ・イネーブル信号ＣＩが両方人力されると制御命令０
マを出力し、この結果、パスラインゲート７が開成され
る。このため、前記ＤＥＣＶＩＣＥ ＮＯのデータは
パスラインゲート７を介し、タイ攬ンダ信号φ０ のタ
イ鷹ングでラッチｌＯに書き込まれる。デバイスコンパ
レータ１４はデバイス般定部１５からあらかじめ設定さ
れた第１のＲＡＭ４のデバイスＮＯデータ「ｌ１００Ｊ
が入力されており、このデータとラッチ１０の内容とを
比較し、一致している場合は一致信号を制御回路６へ出
力する。この一致信号が出力されると、制御回路６は前
記為のＤＥＶＩＣＥ Ｎｏデータに続いてＣＰＵＩか
ら出力されたＲＥＡＤ命４？ ヲＷ＜ ｔ ＸＩのオペ
レーションコ−ｒｏｐａｒｏ。
００」をラッチ６ａに書き込む。このラッチ６１に書き
込まれたオペレージ冒ンコードＯＰＥはデコーダ６１３
によりデコードされ、ここでＲＥＡＤ命令が解読されて
ＲＥＡＤ処理が開始される。すなわち、制御回路６から
制御命令０．が出力され、１１ａ 記Ｘ、のオペレージ
冒ンコードＯＰＩに続けてＣＰＵ１から順次出力さｈ
ＺＩＸＩ 、 Ｘｓ −Ｘ４１７） ＲＡ ＭＡＤＤＲ
Ｅ８８が第１アドレスカウンタ８に順次セツシされる。
込まれたオペレージ冒ンコードＯＰＥはデコーダ６１３
によりデコードされ、ここでＲＥＡＤ命令が解読されて
ＲＥＡＤ処理が開始される。すなわち、制御回路６から
制御命令０．が出力され、１１ａ 記Ｘ、のオペレージ
冒ンコードＯＰＩに続けてＣＰＵ１から順次出力さｈ
ＺＩＸＩ 、 Ｘｓ −Ｘ４１７） ＲＡ ＭＡＤＤＲ
Ｅ８８が第１アドレスカウンタ８に順次セツシされる。
このようにして前記η〜Ｘ４の命令コードは第１のＲＡ
Ｍ４に（ットされ、このセット後、ＣＰＵＩから出力さ
れ続けていたオペレージ曹ン信号ＯＰ１チップ・イネー
ブル信号ＯＥの出力がりジッタパルスφ、のタイミング
で停止する。
Ｍ４に（ットされ、このセット後、ＣＰＵＩから出力さ
れ続けていたオペレージ曹ン信号ＯＰ１チップ・イネー
ブル信号ＯＥの出力がりジッタパルスφ、のタイミング
で停止する。
法に、ＣＰＵＩからオペレーション信号ＱＰが停止した
状態でチップ・イネーブル信号ＣＥが出力されるとデー
タ処理サイクルとなり、制御回路６はラッチ６ａに書き
込まれたオペレージ曹ンコードＯＰＥに従って凰ＡＭ２
ＧのＲＥＡＤ動詐を開始する。すなわち、第１アドレス
カウンタ８にセットされたＲＡＭ ＡＤＤＲ］ｌｉｉ
の内容により加減算回路１７を介してＲＡＭ２０の先願
のアドレスが指定され、さらにＲＡＭ２０に入力される
Ｒ／Ｗ信号が“ＯｌｌになりＲＥＡＤ状態に指定される
。すると、ＲＡＭ２０の指定されたアドレス内のＲムＭ
Ｄム〒ムが読み出され、Ｉ１０コントローラー３、パス
ラインゲート７を夫々介してＣＰＵＩへと送出される。
状態でチップ・イネーブル信号ＣＥが出力されるとデー
タ処理サイクルとなり、制御回路６はラッチ６ａに書き
込まれたオペレージ曹ンコードＯＰＥに従って凰ＡＭ２
ＧのＲＥＡＤ動詐を開始する。すなわち、第１アドレス
カウンタ８にセットされたＲＡＭ ＡＤＤＲ］ｌｉｉ
の内容により加減算回路１７を介してＲＡＭ２０の先願
のアドレスが指定され、さらにＲＡＭ２０に入力される
Ｒ／Ｗ信号が“ＯｌｌになりＲＥＡＤ状態に指定される
。すると、ＲＡＭ２０の指定されたアドレス内のＲムＭ
Ｄム〒ムが読み出され、Ｉ１０コントローラー３、パス
ラインゲート７を夫々介してＣＰＵＩへと送出される。
次に、制御１回路６から信号ＣＫ、が出力され、この信
号ＣＫ、により第１７丁 ドレスカウンタ８がカウントアツプされ、このアドレス
データによって８ムＭ２Ｏ０次アドレスが指定され、次
のＲＡＭ ＤＡＴＡが読み出される。
号ＣＫ、により第１７丁 ドレスカウンタ８がカウントアツプされ、このアドレス
データによって８ムＭ２Ｏ０次アドレスが指定され、次
のＲＡＭ ＤＡＴＡが読み出される。
同様に、信号ＣＫ、の出力の都度、＊１７ドレスカウン
タ８の内容がインクリメントされ、ＲＡＭＤＡＴＡの読
み出しが行なわれる。そして、ＣＰＵ１からチップ・イ
ネーブル信号ＣＥの出力が停止すると、信号ＣＫ、の出
力も停止し、ＲＥＡＤ動作も経了する。
タ８の内容がインクリメントされ、ＲＡＭＤＡＴＡの読
み出しが行なわれる。そして、ＣＰＵ１からチップ・イ
ネーブル信号ＣＥの出力が停止すると、信号ＣＫ、の出
力も停止し、ＲＥＡＤ動作も経了する。
次に、前述した第３図俤）のｂｉｎａｒｙ命令がＣＰＵ
Ｉから出力された場合の動作について説明する。この場
合、まず、最初の桁為〜淘のＤＥＶＩＣＥ Ｎｏ、Ｏ
ＰＥ、ＲＡＭ ＡＤＤＲＥＳＳｌの各データがバスラ
インデー）７を介して人力され、コノうちＤＥＶＩＣｌ
： ＮＯはラッチ１゜に入力され、ＯＰＥはラッチ６
＆に書き込まれ、制御ｊ回路６においてｂｉｎａｒｙ命
令であることがデコードされる。また、入力されたＲＡ
Ｍ ＡＤＤＲＥ８１ｉ１１．例えば「５０」は第１ア
ドレスカウンタ８にセツシされる。同様に、２回目にＣ
ＰｔＪｌから出力されたＯＰＥ、ＲＡＭ ＡＤＤＲＥ
Ｓ８２、例えばｒｘｏｏＪは夫々対応してラッチ６ｍ、
＄２アドレスカウンタ９へセツシされる。
Ｉから出力された場合の動作について説明する。この場
合、まず、最初の桁為〜淘のＤＥＶＩＣＥ Ｎｏ、Ｏ
ＰＥ、ＲＡＭ ＡＤＤＲＥＳＳｌの各データがバスラ
インデー）７を介して人力され、コノうちＤＥＶＩＣｌ
： ＮＯはラッチ１゜に入力され、ＯＰＥはラッチ６
＆に書き込まれ、制御ｊ回路６においてｂｉｎａｒｙ命
令であることがデコードされる。また、入力されたＲＡ
Ｍ ＡＤＤＲＥ８１ｉ１１．例えば「５０」は第１ア
ドレスカウンタ８にセツシされる。同様に、２回目にＣ
ＰｔＪｌから出力されたＯＰＥ、ＲＡＭ ＡＤＤＲＥ
Ｓ８２、例えばｒｘｏｏＪは夫々対応してラッチ６ｍ、
＄２アドレスカウンタ９へセツシされる。
そして、＃１！２アドレスカウンタ９は制御命令０．％
信号ＣＫ、に従ってアドレス「ｌｏｏ」から＋１ずつイ
ンクリメントされ、これと同時に第１アドレスカウンタ
８は制御命令Ｏ１１信＠ ＣＫ、に従ってアドレス「５
０」から−１ずつインクリメントされろ、なお、アドレ
スを＋１するか＝１するがはオペレージ冒ンコード０Ｐ
ＥＩ、０ＰＥ２の内容により定められる。そして、制御
回路６はｃｐｕｌから出力されるチップ・イネーブル１
７４＠ＣＥが“０１から“１′となったときｍｌアドレ
スカウンタ８の内容によりＲＡＭ２０をアドレス指定し
、チップ・イネーブル（ｊ号ＣＩが再びｏａがら“１’
″になったとき第２アドレスカウンタ９の内容により鼠
ムＭ２Ｑをアドレス指定する。そして、８ムＭ２０かも
読み出されるデータはＩ１０コントローラ１３、バスラ
インデー）７を介してｃＰＵｌに送出される。ＣＰＵＩ
はチップ・イネーブル信号ＣＥを交互に“０″あるいは
“ｌ“にしてｍｌアドレスカウンタ８あるいは給２アド
レスカウンタ９により指定されるアドレスのデー★を続
み田す。
信号ＣＫ、に従ってアドレス「ｌｏｏ」から＋１ずつイ
ンクリメントされ、これと同時に第１アドレスカウンタ
８は制御命令Ｏ１１信＠ ＣＫ、に従ってアドレス「５
０」から−１ずつインクリメントされろ、なお、アドレ
スを＋１するか＝１するがはオペレージ冒ンコード０Ｐ
ＥＩ、０ＰＥ２の内容により定められる。そして、制御
回路６はｃｐｕｌから出力されるチップ・イネーブル１
７４＠ＣＥが“０１から“１′となったときｍｌアドレ
スカウンタ８の内容によりＲＡＭ２０をアドレス指定し
、チップ・イネーブル（ｊ号ＣＩが再びｏａがら“１’
″になったとき第２アドレスカウンタ９の内容により鼠
ムＭ２Ｑをアドレス指定する。そして、８ムＭ２０かも
読み出されるデータはＩ１０コントローラ１３、バスラ
インデー）７を介してｃＰＵｌに送出される。ＣＰＵＩ
はチップ・イネーブル信号ＣＥを交互に“０″あるいは
“ｌ“にしてｍｌアドレスカウンタ８あるいは給２アド
レスカウンタ９により指定されるアドレスのデー★を続
み田す。
欣に、前述した第３図（）の５ｅａｏｈ命令がＣＰＵＩ
から出力される場合の動作について説明する。この場合
、ＣＰＵ１から出力される為〜淘の各データのうち０Ｐ
ＥＩ、０ＰＥ２は夫々ラッチ６１に書き込まれ、ＲＡＭ
ＡＤＤＲＥＳＳｌ、例えば［５０Ｊは第１アドレス
カウンタ８へ、ＲＡＭ ＡＤＤＲＥＳＳ２、Ｍ、ｔば
ｌ”１００Ｊは第２アドレスカウンタ９へ夫々セットさ
れ、さらに８＊ａｏｈ ＤＡＴＡ％例えば「ＡＡＡＪ
はラッチ１１に書き込まれる。そして、第１アドレスカ
ウンタ８はそのカウント内容を＋１ずつインクリメント
し、この都度、ＲＡＭ２０の対応するアドレスのＲＡＭ
ＤＡＴＡが読み出され、Ｉ１０コント胃−ラ１３を
介してラッチ１２に書き込まれる・そして、このラッチ
１２の内容とラッチ１１の内容とはデータコンパレータ
１６において比較され、この比較結果が不−蚊の場合は
、第１のアドレスカウンタ８が＋１されて再びラッチ１
２にラッチされたＲＡＭ ＤＡＴＡと比較される。前
記比較結果が一致している場合には一致信号がインタラ
ブドコントローラ２１に対して出力され、イン声ラブ）
コントローラ２１か６８＠ａｅｈ動作の終了を示すイン
クラブド信号ＩＮＴがＣＰＵ１および制御＠路６に出力
される。これと同時に、サーチされたＲＡＭ ＤＡＴ
Ａ ［ＡＡＡＪのアドレスを示す第１アドレスカウンタ
８の内容がＭＡＲ回路１９、パスラインゲート７を介し
てＣＰＵ１へ送出される。なお、第２アドレスカウンタ
９の内容と第１アドレスカウンタ８の内容はアドレスカ
ンタレータ１８において比較され、ＲＡＭ２０内１．：
、ＲＡＭ ＤＡＴＡ ｒＡＡＡＪ が？−４さｔ’Ｌ
ず、第１アドレスカウンタ８の内容が「ｌ ００Ｊニナ
った場合も一致信号がインタラブドコントローラ２１に
出力され、この結果、前記インクラブド信号ＩＮＴが送
出される。
から出力される場合の動作について説明する。この場合
、ＣＰＵ１から出力される為〜淘の各データのうち０Ｐ
ＥＩ、０ＰＥ２は夫々ラッチ６１に書き込まれ、ＲＡＭ
ＡＤＤＲＥＳＳｌ、例えば［５０Ｊは第１アドレス
カウンタ８へ、ＲＡＭ ＡＤＤＲＥＳＳ２、Ｍ、ｔば
ｌ”１００Ｊは第２アドレスカウンタ９へ夫々セットさ
れ、さらに８＊ａｏｈ ＤＡＴＡ％例えば「ＡＡＡＪ
はラッチ１１に書き込まれる。そして、第１アドレスカ
ウンタ８はそのカウント内容を＋１ずつインクリメント
し、この都度、ＲＡＭ２０の対応するアドレスのＲＡＭ
ＤＡＴＡが読み出され、Ｉ１０コント胃−ラ１３を
介してラッチ１２に書き込まれる・そして、このラッチ
１２の内容とラッチ１１の内容とはデータコンパレータ
１６において比較され、この比較結果が不−蚊の場合は
、第１のアドレスカウンタ８が＋１されて再びラッチ１
２にラッチされたＲＡＭ ＤＡＴＡと比較される。前
記比較結果が一致している場合には一致信号がインタラ
ブドコントローラ２１に対して出力され、イン声ラブ）
コントローラ２１か６８＠ａｅｈ動作の終了を示すイン
クラブド信号ＩＮＴがＣＰＵ１および制御＠路６に出力
される。これと同時に、サーチされたＲＡＭ ＤＡＴ
Ａ ［ＡＡＡＪのアドレスを示す第１アドレスカウンタ
８の内容がＭＡＲ回路１９、パスラインゲート７を介し
てＣＰＵ１へ送出される。なお、第２アドレスカウンタ
９の内容と第１アドレスカウンタ８の内容はアドレスカ
ンタレータ１８において比較され、ＲＡＭ２０内１．：
、ＲＡＭ ＤＡＴＡ ｒＡＡＡＪ が？−４さｔ’Ｌ
ず、第１アドレスカウンタ８の内容が「ｌ ００Ｊニナ
った場合も一致信号がインタラブドコントローラ２１に
出力され、この結果、前記インクラブド信号ＩＮＴが送
出される。
なお、前記実施例においては小型電子式計算機の内部に
固定的に第１のＲＡＭ４および＄２のＲＡＭ３を設けた
構成としたが、これに限らず、第１のＲＡＭ４および第
２のＲＡ Ｍ’ｌｌＩをカモツＦ式に着脱自在にＣＰＵ
Ｉと接続するように構成しても良い。また、前記実施例
はメモリとしてＲＡＭを用いたが、これに限らず、例え
ばＲＯＭ（リード・オン・メモリ）を用いてもよい。ま
た、この発明は小型電子式計算機に限らず他の電子ｍ器
に適用可能である。
固定的に第１のＲＡＭ４および＄２のＲＡＭ３を設けた
構成としたが、これに限らず、第１のＲＡＭ４および第
２のＲＡ Ｍ’ｌｌＩをカモツＦ式に着脱自在にＣＰＵ
Ｉと接続するように構成しても良い。また、前記実施例
はメモリとしてＲＡＭを用いたが、これに限らず、例え
ばＲＯＭ（リード・オン・メモリ）を用いてもよい。ま
た、この発明は小型電子式計算機に限らず他の電子ｍ器
に適用可能である。
以上説明したようにこの発明によれば、ＣＰＵから送出
される命令コードをデコードして制御命令を出力し、こ
の制御命令に従ってアドレス指定動作を行い、このアド
レスデータによってＲＡＭのアドレスが指定されるよう
にしたから、ＲＡＭの容量が増加してもＣＰＵと接続す
るパスラインのライン数を増加することはない。また、
ＲＡＭ内のデータの移動、あるいはデータのサーチなど
に対しては前記ＣＰＵとは独立して自動的に処理するこ
とができるので、ＣＰＵは他の処理を並列して行うこと
ができ、システム全体の処理速度が速くなるという利点
がある。
される命令コードをデコードして制御命令を出力し、こ
の制御命令に従ってアドレス指定動作を行い、このアド
レスデータによってＲＡＭのアドレスが指定されるよう
にしたから、ＲＡＭの容量が増加してもＣＰＵと接続す
るパスラインのライン数を増加することはない。また、
ＲＡＭ内のデータの移動、あるいはデータのサーチなど
に対しては前記ＣＰＵとは独立して自動的に処理するこ
とができるので、ＣＰＵは他の処理を並列して行うこと
ができ、システム全体の処理速度が速くなるという利点
がある。
第１図はこの発明の一実施例を使用した概略システム構
成図、第２図は第１のＲＡＭおよび第２のＲＡＭの評細
を示す回路構成図、＃％七図因（５）（Ｑは命令彫式を
示す図、第４図は動作を説明するためのタイムチャート
である。 ｌ・・・・・・ＣＰＵ、４・・・・・・亀ｌのＲＡＭ、
５・・・・・・結２の８ム菖、６・・・・・・制御−路
、８・・・・・・第１アドレスカウンタ、９・・・・・
・［２アドレスカウンタ、１７°°°°°°加減算−路
、２０・・・・・・８１Ｍ０特許出願人 カシオ計算機
株式会社
成図、第２図は第１のＲＡＭおよび第２のＲＡＭの評細
を示す回路構成図、＃％七図因（５）（Ｑは命令彫式を
示す図、第４図は動作を説明するためのタイムチャート
である。 ｌ・・・・・・ＣＰＵ、４・・・・・・亀ｌのＲＡＭ、
５・・・・・・結２の８ム菖、６・・・・・・制御−路
、８・・・・・・第１アドレスカウンタ、９・・・・・
・［２アドレスカウンタ、１７°°°°°°加減算−路
、２０・・・・・・８１Ｍ０特許出願人 カシオ計算機
株式会社
Claims (1)
- 中央処理ｄｉｉｌ（ＣＰＵ）とバスツインを介して電気
的に接続され、前記ＣＰＵから送出される締金コードを
デコードし、制−命令を出力する馴一手段と、前記制御
命令に従ってアドレスな斃生ずるアドレス発生手段と、
このアドレス姥生手段からのアドレスデータによって指
定されるメモリと、前記制御手段からの制御命令に従っ
て前記メモリの続み出しまたは書き込みを行う手段とを
具備したことを特徴とする自動データ処城掘能を有する
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075376A JPS58192154A (ja) | 1982-05-07 | 1982-05-07 | 自動デ−タ処理機能を有するメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075376A JPS58192154A (ja) | 1982-05-07 | 1982-05-07 | 自動デ−タ処理機能を有するメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58192154A true JPS58192154A (ja) | 1983-11-09 |
| JPH0449142B2 JPH0449142B2 (ja) | 1992-08-10 |
Family
ID=13574417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075376A Granted JPS58192154A (ja) | 1982-05-07 | 1982-05-07 | 自動デ−タ処理機能を有するメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192154A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180468A (ja) * | 1984-09-28 | 1986-04-24 | Yokogawa Hokushin Electric Corp | 画像計測装置 |
| JPS6298440A (ja) * | 1985-09-30 | 1987-05-07 | エスジーエス―トムソン マイクロエレクトロニクス インク． | プログラマブルアクセスメモリ |
| JPS62211749A (ja) * | 1986-03-12 | 1987-09-17 | Sharp Corp | メモリアクセス制御装置 |
| US6266285B1 (en) | 1990-04-18 | 2001-07-24 | Rambus Inc. | Method of operating a memory device having write latency |
| US6338108B1 (en) | 1997-04-15 | 2002-01-08 | Nec Corporation | Coprocessor-integrated packet-type memory LSI, packet-type memory/coprocessor bus, and control method thereof |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
| JP2006344139A (ja) * | 2005-06-10 | 2006-12-21 | Nara Institute Of Science & Technology | メモリコントローラ、情報処理システム及びリードアクセス方法 |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144437A (ja) * | 1974-10-14 | 1976-04-16 | Hitachi Ltd | Johoshorishisutemu |
| JPS5326542A (en) * | 1976-08-24 | 1978-03-11 | Mitsubishi Electric Corp | Information retrieval unit |
| JPS5563455A (en) * | 1978-11-04 | 1980-05-13 | Sanyo Electric Co Ltd | Memory system |
| JPS55121541A (en) * | 1979-03-10 | 1980-09-18 | Casio Comput Co Ltd | Arithmetic unit |
| JPS55160382A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Memory unit |
-
1982
- 1982-05-07 JP JP57075376A patent/JPS58192154A/ja active Granted
Patent Citations (5)
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| US6378020B2 (en) | 1990-04-18 | 2002-04-23 | Rambus Inc. | System having double data transfer rate and intergrated circuit therefor |
| US6314051B1 (en) | 1990-04-18 | 2001-11-06 | Rambus Inc. | Memory device having write latency |
| US6266285B1 (en) | 1990-04-18 | 2001-07-24 | Rambus Inc. | Method of operating a memory device having write latency |
| US6415339B1 (en) | 1990-04-18 | 2002-07-02 | Rambus Inc. | Memory device having a plurality of programmable internal registers and a delay time register |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
| US6931467B2 (en) | 1995-10-19 | 2005-08-16 | Rambus Inc. | Memory integrated circuit device which samples data upon detection of a strobe signal |
| US6338108B1 (en) | 1997-04-15 | 2002-01-08 | Nec Corporation | Coprocessor-integrated packet-type memory LSI, packet-type memory/coprocessor bus, and control method thereof |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
| JP2006344139A (ja) * | 2005-06-10 | 2006-12-21 | Nara Institute Of Science & Technology | メモリコントローラ、情報処理システム及びリードアクセス方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0449142B2 (ja) | 1992-08-10 |
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