JPS6180468A

JPS6180468A - 画像計測装置

Info

Publication number: JPS6180468A
Application number: JP59203341A
Authority: JP
Inventors: Makoto Imamura; 誠今村; Etsuro Kawabuchi; 川縁　悦郎
Original assignee: Yokogawa Hokushin Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1984-09-28
Filing date: 1984-09-28
Publication date: 1986-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、画像計測装置に関し、更に詳しくは画像メモ
リの特定領域のみ取出して高速画像処理が行えるように
した画像計測装置に関する。

（従来の技術）画像計測装置は、テレビカメラ等の画像入力装置からの
映像信号をディジタルデータに変換して内蔵のメモリ（
画像メモリ）に格納し、必要に応じて画像メモリに格納
されたデータを読出して演算処理を施し、その結果の処
理画像データを画像メモリに格納すると共に、画像メモ
リの内容はＣＲＴ等でモニタできるようになっている。

この種の画像計測装置においては、前述したように、通
常テレビカメラからの映像信号をディジタルデータに変
換したものや、ある演算処理を内部で施した画像データ
を記憶するために、複数個の画像メモリをもっている。

第１０図は、画像計測装置の従来溝成例を示す図である
。図において、１はテレビカメラ、２は該テレビカメラ
１からの映像信号（ディジタル変換された画像データ）
及び処理画像データを格納すると共に必要に応じて書込
まれた画像データを読出すことのできる画像メモリであ
る。該画像メモリ２は、２値画商データが格納された２
値画像メモリＭ１と、濃淡画像データが格納された濃淡
画像メモリＭ２の複数個の画像メモリから構成されてい
る。２値画像メモリＭ１の各組としては、例えば５１２
Ｘ５１２Ｘ１ビツトが用いられ、濃淡画像メモリＭ２の
容量としては、例えば５１２ｘ５１２ｘ８ビツトが用い
られる。画像メモリ２の内容は、モニタテレビ３で表示
される。

４は、画像メモリ２から読出した画像データに各種の演
算処理を施す画像プロセッサ、５は画像メモリ２及び画
像プロセッサ４にアドレスバスＡＢを介して与えるアド
レスを制御ｌｌするアドレスプロセッサ、６はコンソー
ルディスプレイ７及びフロッピーディスク８と接続され
、これら外部装置からの指令信号を受けてアドレスプロ
セッサ５と信号の授受を（テうシステムプロはツナであ
る。該システムプロセッサ６としては、例えば６８００
０マイクロコンピユータが用いられる。アドレスプロセ
ッサ５は、水平方向走査線のａ（２５６１５１２）の切
換えやウィンド処理を行う。

（発明が解決しようとする問題点）従来、画像メモリのアドレス発生部とメモリ部とは第１
０図に示すようにアドレスバスＡＢを介して接続されて
いた。従って、複数個の画像メモリにそれぞれ独立した
アドレス、を与える場合にはアドレスバスの構成が複雑
になるという欠点があった。第１０図に示す従来例の場
合、１組のアドレスプロセッサ５でアドレスの制御を行
っている。

この種の装置では、通常は画像メモリ全域（例えば３２
０×２５６ドツト）を処理する方式となっているので、
例えば画面中心部の１００Ｘ１００ドツト領域のみに測
定対象物がある場合に、その領域のみ処理して時間短縮
を図ることが困難であった。同様に、画像メモリの限定
ｒ４１Ｉｉｌｉのみのデータをプロセッサとの間でブロ
ック転送することも困難であった。また、従来、画像演
算部を連絡してバイブライン式で高速演算処理を行う場
合、後段でのタイミング調整が極めて困難であった。

本発明はこのような点に鑑みてなされたものであって、
その目的は画像メモリを少数個有する場合においても画
面の限定領域部分のみの画像処理や画像メモリの限定領
域のみのデータをプロセッサとの間でブロック転送する
こと等が可・能な画像計測装置を実現することにある。

（問題点を解決するための手段）前記した問題点を解決する本発明は、画像データの読出
し／書込みが可能な画像メモリを有し、該画像メモリに
外部入力データ乃至は処理画像データを書込み、書込ま
れたデータを必要に応じて読出すように構成した画像計
測装置において、少数周の画像メモリと、各画像メモリ
ごとに設けられたプリセット可能なアドレスカウンタと
、水平同期信号及び垂直同期信号を任意に設定できるウ
ィン１−ロジック回路と、水平同期信号を画素単位で、
垂直同明信号をライン単位で任意に遅らせるクロックデ
ィレィジェネレータとを見備し、画素クロック、水平同
期信号及び垂直同期信号によりシステム全体の動作を行
わせるように構成したことを特徴とするものである。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、本発明の一実施例を示す構成ブロック図であ
る。図において、１１はテレビカメラ１２からの同期信
号を受けてテレビの同明信号を発生する同期信号発生回
路であり、ＮＴＳＣ方式の場合、周波ａ１５．７５ＫＨ
ｚの水平同期信号と、６０Ｈｚの垂直同期信号を発生す
る。１３は任意の水平同期信号及び垂直同明信号を発生
するウィンドロジック回路、１４は同期信号発生回路１
１及びウィンドロジック回路１３の出力を受け、１フレ
ーム処理を行う場合と限定領域の処理を行う場合とで水
平開１１１１信号ＸＳｔと垂直同明信号ＦＢ１をそれぞ
れ切換えると共に画素クロックＸＣ＋を発生するシステ
ムクロックセレクタである。

１５．１５−はそれぞれ水平同期信号ＸＳ＋を受け、Ｘ
Ｓ＋より任意の画素クロック数遅らせた水平同期信号（
×リード信号）ＸＲ，（Ｘライト信号）ＸＷを発生する
第１のクロツクディレイジエネレータである。クロック
ディレィジェネレータ１５は、Ｘリードディレィ信号Ｘ
ＲｏとＸライ［・ディレィ信号Ｘ　Ｗ　ｏを発生し、ク
ロックディレィジェネレータ１５−はＸリードディレィ
信号ＸＲ＋と×ライトディレィ信号ＸＷ１を発生する。

１６．１６−はそれぞれ垂直同明信号ＦＢＬを受けＦＢ
＋より任意のライン数遅らせた垂直同期ｆｇ号（Ｙリー
ド信号）ＹＲ，（Ｙライト信号）ＹＷを発生する第２の
クロックディレィジェネレータである。クロックディレ
ィジェネレータ１６はＹリードディレィ信号ＹＲｏとＹ
ライトディレィ信号Ｙ　Ｗ　ｏを発生し、クロックディ
レィジェネレータ１６−はＹリードディレィ信号ＹＲ＋
とＹライトディレィ信号Ｙ　Ｗ　１を発生する。

１７はテレビカメラからの映像信号を受けてディジタル
画像データに変換すると共に、テレビカメラからの映像
信号乃至は内部ディジタル画像データをアナログ映像信
号に変換してモニタテレビ１２′に送出する外部インタ
ーフェイスである。

１８はテレビカメラ１２から送られてきた画像データ乃
至は内部メモリに格納されている画素データを演鐸処理
及び画像計測する演算ｆｆ１ｌ！Ｉ！部、１つは画像デ
ータを格納する第１の画像メモリ、１９′は同じく画像
データを格納する第２の画像メモリである。外部インタ
ーフェイス１７と演算処理部１８間、及び演算処理部１
８と画像メモリ１９゜１９′間はそれぞれデータバスＤ
ＢＩ、ＤＢ２゜ＤＢ２−で接続され、更にデータバスＤ
Ｂ２　、　ＤＢ２−はＣＰＵデータバスＤＢｉとそれぞ
れ接続されている。

２０は第１の画像メモリ１９に与えるアドレスをセレク
トするアドレスセレクタ、２０′は第２の画像メモリ１
つ−に与えるアドレスをセレクトするアドレスセレクタ
、２１はアドレスセレクタ２０を介して第１の画像メモ
リ１つにアドレスを与えるアドレスカウンタ、２１′は
アドレスセレクタ２０−を介して第２の画像メモリ１９
′にアドレスを与えるアドレスカウンタである。アドレ
スカウンタ２１．２１′としては、初期値をプリセット
できるものを用いる。そして、これらアドレスカウンタ
２１．２１−にはクロックディレィジェネレータ１５．
１５＝、１６．１６＝の出力がそれぞれ印加され、アド
レス制御ができるようになっているつアドレスセレクタ
２０．２０＝にはアドレスカウンタ２１．２１−からの
入力の他に、ＣＰＵからのＣＰＵアドレスバスＡＳが入
力されており、アドレスカウンタ２１’、２１−はこれ
ら２人力のうら、何れか一方をセレクトして画（Φメモ
リ１９．１９−にアドレスとして与えている。このよう
に構成された回路の動作をタイミングチャートを参照し
ながら詳細に説明する。

第２図はシステムクロックの動作を示すタイミングチャ
ートである。図において、（イ）は画素クロックＸＣｒ
、（ロ）、（ニ）は水平同期信号ＸＳ＋、（ハ）、（ホ
）は垂直同期信号ＦＢｔである。（ロ）と（ニ）及び（
ハ）と（ホ）はそれぞれ同一信号を時間軸を変えて示し
たものである。

ＮＴＳＣ方式で画素のアスペクト・レシオ（縦横比）を
１対１になるようにすればノン・インタレース方式の場
合、画素クロックＸＣ＋の周波数は６．１４ＭＨｚとな
る。またこの場合、１ライン３２０画素、１フレーム２
４０ラインとなる。

アドレスカウンタ２１．２１′には、予めスタートアド
レスをプリセット入力として与えておき、アドレスカウ
ンタ２１．２１−はスタートアドレスからアドレスの更
新を開始する。アドレスカウンタ２１．２１−の出力は
、それぞれアドレスセレクタ２０．２０−を介して第１
及び第２の画素メモリ１９．１９−に与えられ、画像デ
ータの書込み或いは続出しが行われる。この場合におい
て、画像メモリ１９．１９＝からのデータ読出し時には
、クロックディレィジェネレータ１５．１５′。

１６．１６−のリードディレィ信号ＸＲＯ、ＸＲ１、Ｙ
Ｒｏ　、ＹＲ＋からプリセットイネーブル制御信号をつ
くりアドレスカウンタ２１．２１−に与える。また、画
像メモリ１９．１９−にデータを書込む時には、クロッ
クディレィジェネレータ１５．１５−．１６．１６−の
ライトディレィ信号ＸＷｏ　、ＸＷ＋　、ＹＷｏ　、Ｙ
Ｗ＋からプリセットイネーブル制御信号をつくりアドレ
スカウンタ２１．２１′に与える。

第３図は、クロックディレィジェネレータの構成例を示
ずブロック図である。図において、１５１乃至１５３は
Ｄタイプフリップ７０ツブ、１５４はマルチプレクサナ
である。水平同期信号ＸＳ＋は第１の７リツプフロツブ
１５１のＤ入力に入り、該第１のフリップフロップ１５
１のＱ出力が第２のフリップフロップ１５２のＤ入力に
入り、該第２のフリップ７０ツブ１５２のＱ出力が第３
のフリップフロップ１５３のＤ入力にそれぞれ入ってい
る。

水平同明信号ＸＳ＋　、第１〜第３のフリップフロップ
１５１〜１５３の出力は、それぞれマルチプレクサ１５
４に入っている。そして、各フリップフロップ１５１〜
１５３のクロック入力には画素クロックＸＣ＋が共通に
印加されており、各７リツプフロツブ１５１〜１５３が
らは画素クロックにより１クロツク〜３クロツク分遅れ
た水平同明信号が出力される。これら各段階ごとに遅れ
た水平同期信号は、２ビツトの遅れセレクト信号によっ
て、所定のチャンネルの水平同期信号がセレクトされ、
Ｘリードアイレイ信号ＸＲｏとして出力される。

第４図は、例として２りＯツク遅れのＸリードディレィ
信号を直接プリセットイネーブル端子（ローでイネーブ
ルとする）に受け、スタートアドレスｎをプリセット入
力端子に受けたＸアドレスカウンタのタイミングチャー
トを示す図である。

図において、（イ）は画素クロックＸＣ１を、（ロ）は
水平同期信号ＸＳ＋を、（ハ）は２クロック遅れのＸリ
ードディレィ信号ＸＲｏを、（ニ）は第１のアドレスカ
ウンタの出力をそれぞれ示す。

第１のアドレスカウンタ２１の出力は最初＜ｎ）にプリ
セットされており、水平同期信号ＸＳ＋が立上がってか
ら２クロック分遅れてアドレスカウンタ２１がアドレス
更新をしていることがわかる。

このような動作時において、ウィンドロジック回路１３
を用いれば、水平同期信号ＸＳｚの１ライン及び垂直同
期信号ＦＢ＋の１フレームに相当する部分の長さを変え
ることができるので限定領域のみ処理することができる
。即ち、ウィンドロジック回路１３で任弦の水平同期信
号及び垂直同明信号を発生させ、システムクロックセレ
クタ１４に与える。システムクロックセレクタ１４は、
ウィンドロジック回路１３で発生される信号を受けて、
限定領域の処理を行う場合に応じて、水平同期信号Ｘ　
Ｓ　１及び垂直同期信号Ｆ’Ｂ＋をそれぞれ切換えて出
力する。

クロックディレィジェネレータ１５．１５−。

１６．１６−は、システムクロックセレクタ１４からの
出力信号ＸＳ＋乃至はＦＢｔを受け、所定の画詣教乃至
は所定のライン教遅らせたＸリードディレィ信号ＸＲ，
Ｘライトディレィ信ｉｘｗ。

Ｙリードｆ（レイ信号ＹＲ，Ｙライトディレィ信号ＹＷ
を出力しアドレスカウンタ２１．２１−に与える。第５
図は、ウィンドロジック回路１３の構成例を示すブロッ
ク図である。

クロックは第１．第２及び第３のプログラマブルな汎用
カウンタ１３１〜１３３に共通に印加され、第１のカウ
ンタ１３１の出力は第２のカウンタ１３２に、第２のカ
ウンタ１３２の出力は第３のカウンタ１３３にそれぞれ
入力されている。第１のカウンタ１３１には、周１１１
’Ｊを設定するための水平同期周期データが与えられ、
該第１のカウンタ１３１はレート・ジェネレー、夕とし
て動作する。

第２のカウンタ１３２には、第２図の（ロ）に示すよう
な同期幅を設定するための水平同期幅データが与えられ
、該第２のカウンタ１３２は一定幅のパルスをつくり出
すワンショットカウンタとして動作する。そして、この
一定幅が前記した同期幅になる。

第３のカウンタ１３３には、第２図（ホ）に示すような
ウィンド高さを設定するための全画素数に対応するデー
タが与えられ、該第３のカウンタ１３３は一定幅のパル
スをつくり出すワンショットカウンタとして動作する。

第２のカウンタ１３２の出力が水平同期信号Ｘ　Ｓ　＋
となり、第３のカウンタ１３３の出力が垂直同期信号Ｆ
　Ｂ　１となる。

これらカウンタに印加されるクロックとしては、画素ク
ロックや、ＣＰＵのリードライト（Ｒ／　Ｗ　）クロッ
クが用いられる。

第６図は、第５図に示すウィンドロジック回路の動作を
示すタイミングチャートである。図において、（イ）は
第１のカウンタ１３１の出力を、（口〉は第２のカウン
タ１３２の出力Ｘ　Ｓ　ｒを、（ハ）は第３のカウンタ
１３３の出力Ｆ　Ｂ　＋をそれぞれ示す。’Ｔ＋は周期
を、丁２は同期幅を、Ｔ３はウィンド高さにそれぞれ対
応した期間をそれぞれ示している。

アドレスカウンタ２１．２１＝はこれらクロックジェネ
レータの出力を受けて限定領域に関する水平方向及び垂
直方向のアドレスのみを出力する。

この結果、画像メモリ１９．１９＝の限定領域内の画像
データが読出され、或いは限定領域内に画像データがａ
込まれることになる。

第７図は、ウィンドロジック回路による画面の処理Ｖ！
囲を説明するための図である。全画面を用いると３２０
Ｘ２４０ドツトとなるが、図に示すように、水平方向及
び垂直方向にウィンドウをかけて１例えば図に示すよう
に・１００ｘ１００ドツトの限定領域をつくり、この限
定領域の画像データを読出したり、或いはこの限定領域
内に画像データを書込んだりすることができる。

ＣＰｔＪ　（図示せず）が１画像メモリ１９．１９−の
限定領域をアクセスする場合、前述したようなウィンド
ロジックを用いれば、ｃｐｖのブロック転送コマンドを
朽用して高速にデータを転送することができる。この場
合は、画像メモリ１９゜１９−のデータバスＤＢ２　、
ＤＢ−２をＣＰＵデータバスＤＢ３に接続し、アドレス
発生源をアドレスカウンタ２１．２１−に接続する。こ
の場合、Ｘアドレスカウンタのクロックには、画素クロ
ックＸＣ＋ではなく、ＣＰＵのリード又はライトコマン
ドを使用する。

第８図は、本発明の他の実施例を示す構成ブロック図で
ある。図に示す装置は３×３論理フイルタ処理（処理１
）と画像間論理演算処理（’２！１理２）をバイブライ
ン方式で連続して行う例を示している。第１図と同一の
ものは、同一の番号を付して示す。入力画像データは３
×３論理フイルタ３０に入り、該論理フィルタ３０の出
力は論理演算ユニット３１のへ人力に入っている。第１
の画像メモリ１つには、Ｘリードディレィ信号ＸＲｏ及
びＹリードディレィ信号ＹＲｏを受けるアドレスカウン
タ２１の出力が与えられており、該画像メモリ１つの出
力は、論理演算ユニット３１のＢ入力に入っている。論
理演算ユニット３１の出力は、バッフ７７３２を介して
第２の画像メモリ１９′に与えられる。一方、該第２の
画像メモリ１９′には、Ｘライトディレィ信号Ｘ　Ｗ　
１及びＹライトディレィ信号Ｙ　Ｗ　１が与えられてい
る。

このように構成された回路の動作を、第９図に示すタイ
ミングチャートを参照しながら説明する。

第９図において、（イ）は画素クロックＸＣ＋を、（ロ
）は水平同期信号Ｘ　Ｓ　ｌを、（ハ）はＸ方向に１ク
ロツク遅れた第１の処理回路（３Ｘ３論理フイルタ３０
）の出力を、（ニ）は水平開＋１１］信号Ｘ　Ｓ　１よ
り１クロツク遅れたＸリードディレィ信号ＸＲｏを、く
ホ）は第１の両像メモリ１９の出力を、（へ）は第２の
画像メモリ１９′の入力を、（ト）は水平同期信号ＸＳ
Ｉより２クロツク遅れた×ライトディレィ信号Ｘ　Ｗ　
１をそれぞれ示している。

図において、第１の画像メモリ１つを読出して、処理１
を経た画像との間で処理２を行い、その結果を第２の画
像メモリ１９−に記憶している。この場合は、３×３論
理フイルタ３０を軽だ画像が水平方向に１画素、垂直方
向に１ライン遅れているので、第１の画像メモリ１９の
内容とタイミングを合せるためにＸリードディレィ信＠
　Ｘ　ＲＯを１クロツク、Ｙリードディレィ信号ＹＲｏ
を１ライン遅らせる。また第２の画像メモリ１９′の入
力は水平方向に２クロツク１垂直方向に１ライン遅れて
いるので、正しく遅れなしで書込むためにＸライトディ
レィ信号Ｘ　Ｗ　Ｉを２クロツク、Ｙライトディレテ１
を号Ｙ　Ｗ　ｌを１ライン遅らせている。

第３図では、遅れの腫類を４ｆｌとしたが、これに限る
必要はなく任、０の段数であってよい。

（発明の効果）以上詳細に説明したように、本発明によればプリセット
可能なアドレスカウンタに、ウィンドロジック回路から
水平方向及び垂直方向に、任意の幅のアドレスを与える
ことができるように構成することにより、画像メモリを
複数個有する場合においても、画面の限定領域部分のみ
の画像処理や、画像メ〔りの限定領域のみのデータをプ
ロセッサとの間で、ブロック転送すること等が可能な画
像計測ｖｉ置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図はシステムクロックの動作を示すタイミングチャート
、第３図はクロックディレィジェネレータの構成例を示
すブロック図、第４図はアドレス力ウタの動作を示すタ
イミングチャート、第５図はウィンドロジック回路の構
成例を示すブロック図、第６図はウィンドロジック回路
の動作を示すタイミングチャート、第７図はウィンドロ
ジック回路による画面の２！１ＩＩＫ囲を説明するため
の図、第８図は本発明の他の実施例を示す構成ブロック
図、第９図は各部の動作を示すタイミングチャート、第
１０図は従来装置例を示す図である。１．１２・・・テレビカメラ２．１９．１９−・・・画像メモリ３．１２＝・・・モニタテレビ４・・・画像プロセッサ５・・・アドレスプロセッサ６・・・システムプロセッサ７・・・コンソールディスプレイ８・・・フロッピーディスク１１・・・同期信号発生回路１２・・・テレビカメラ１３・・・ウィンドロジック回路１４・・・システムクロックセレクタ１５．１５＝、１６．１６′ ・・・クロックディレィジェネレータ１７・・・外部インターフェイス１８・・・演算処理部２０．２０−・・・アドレスセレクタ２１．２１−・・・アドレスカウンタ３０・・・論理フィルタ３１・・・論理演ロユニット３３・・・バッファ１３１〜１３３・・・カウンタ１５１〜１５３・・・フリップ７０ツブ１５４・・・マ
ルチプレクリ“ ＤＢ＋　、ＤＢ２　、ＤＢ２−・・・データバスＤＢ！
・・・ＣＰＵデータバスＡＳ・・・ＣＰＵアドレスバス〜１１Ｍ２・・・画像メモリ

Claims

【特許請求の範囲】

画像データの読出し／書込みが可能な画像メモリを有し
、該画像メモリに外部入力データ乃至は処理画像データ
を書込み、書込まれたデータを必要に応じて読出すよう
に構成した画像計測装置において、複数個の画像メモリ
と、各画像メモリごとに設けられたプリセット可能なア
ドレスカウンタと、水平同期信号及び垂直同期信号を任
意に設定できるウィンドロジック回路と、水平同期信号
を画素単位で、垂直同期信号をライン単位で任意に遅ら
せるクロックディレィジェネレータとを見備し、画素ク
ロック、水平同期信号及び垂直同期信号によりシステム
全体の動作を行わせるように構成したことを特徴とする
画像計測装置。