JPH0449142B2 - - Google Patents
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- JPH0449142B2 JPH0449142B2 JP57075376A JP7537682A JPH0449142B2 JP H0449142 B2 JPH0449142 B2 JP H0449142B2 JP 57075376 A JP57075376 A JP 57075376A JP 7537682 A JP7537682 A JP 7537682A JP H0449142 B2 JPH0449142 B2 JP H0449142B2
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- ram
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- 239000007787 solid Substances 0.000 claims description 3
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 15
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Description
【発明の詳細な説明】
この発明は、電子機器を制御するCPU（中央処
理装置とバスラインを介して電気的に接続され、
前記CPUから制御命令により内部処理を実行す
る自動データ処理機能を有するメモリ装置に関す
る。
理装置とバスラインを介して電気的に接続され、
前記CPUから制御命令により内部処理を実行す
る自動データ処理機能を有するメモリ装置に関す
る。
従来、たとえばプログラム付小型式電子計算機
においてCPUにバスラインを介して接続される
メモリ装置、例えばRAM（ランダム・アクセ
ス・メモリ）は、CPUによつて直接アドレス制
御されている。すなわち、CPUからデータ信号、
読み出し／書き込み信号、チツプ・イネーブル信
号、アドレス指定信号などが夫々のバスラインを
介して送出され、これら信号に従つてRAMと
CPUとの間においてデータの授受が行なわれて
いる。このため、RAMのアドレスを指定するア
ドレスラインは前記CPUから全て接続されてい
る。そこで、RAMの容量が増加すると前記アド
レスラインも増加させる必要があり、ライン数が
増えるという欠点があつた。また、RAM内のデ
ータをサーチする場合やシフトする場合は、
CPUが他の処理を行うことができず、その分だ
け計算機の処理速度が低下するという欠点があつ
た。
においてCPUにバスラインを介して接続される
メモリ装置、例えばRAM（ランダム・アクセ
ス・メモリ）は、CPUによつて直接アドレス制
御されている。すなわち、CPUからデータ信号、
読み出し／書き込み信号、チツプ・イネーブル信
号、アドレス指定信号などが夫々のバスラインを
介して送出され、これら信号に従つてRAMと
CPUとの間においてデータの授受が行なわれて
いる。このため、RAMのアドレスを指定するア
ドレスラインは前記CPUから全て接続されてい
る。そこで、RAMの容量が増加すると前記アド
レスラインも増加させる必要があり、ライン数が
増えるという欠点があつた。また、RAM内のデ
ータをサーチする場合やシフトする場合は、
CPUが他の処理を行うことができず、その分だ
け計算機の処理速度が低下するという欠点があつ
た。
この発明は前記事情に基づいてなされだもの
で、その目的とするところは、CPUから送られ
たサーチ命令に対して、メモリ装置自身がデータ
サーチを実行し、CPUとの並列処理が可能な自
動データ処理機能を有するメモリ装置を提供する
ことである。
で、その目的とするところは、CPUから送られ
たサーチ命令に対して、メモリ装置自身がデータ
サーチを実行し、CPUとの並列処理が可能な自
動データ処理機能を有するメモリ装置を提供する
ことである。
以下、この発明の一実施例につき第１図ないし
第４図に基づいて説明する。第１図はこの発明の
メモリ装置が接続された小型式電子計算機の概略
システム構成図を示し、図中、符号１はCPUで、
このCPUから出力されたサンプリング信号に従
つてキーボード２の操作キーが選択され、キー操
作に応じたキー入力信号がCPU１に入力される。
また、CPU１は表示データを送出し、同データ
は表示装置３において表示される。また、CPU
１はメモリ装置として第１のRAM４および第２
のRAM５をバスラインBLを介して接続してい
る。そして、CPU１からは第１のRAM４および
第２のRAM５に夫々所定周期のクロツクパルス
φ1，φ2、チツプ・イネーブル信号CE、オペレー
シヨン信号OPを夫々出力する。また、CPU１は
第１のRAM４および第２のRAM５との間にお
いて４ビツトのデータD1〜D4の転送を行い、第
１のRAM４および第２のRAM５からはインタ
ラプト信号INTが入力される。
第４図に基づいて説明する。第１図はこの発明の
メモリ装置が接続された小型式電子計算機の概略
システム構成図を示し、図中、符号１はCPUで、
このCPUから出力されたサンプリング信号に従
つてキーボード２の操作キーが選択され、キー操
作に応じたキー入力信号がCPU１に入力される。
また、CPU１は表示データを送出し、同データ
は表示装置３において表示される。また、CPU
１はメモリ装置として第１のRAM４および第２
のRAM５をバスラインBLを介して接続してい
る。そして、CPU１からは第１のRAM４および
第２のRAM５に夫々所定周期のクロツクパルス
φ1，φ2、チツプ・イネーブル信号CE、オペレー
シヨン信号OPを夫々出力する。また、CPU１は
第１のRAM４および第２のRAM５との間にお
いて４ビツトのデータD1〜D4の転送を行い、第
１のRAM４および第２のRAM５からはインタ
ラプト信号INTが入力される。
第２図は第１のRAM４および第２のRAM５
の詳細を示す回路構成図である。図中符号６は制
御回路であり、ここにはCPU１から送出される。
クロツクパルスφ1，φ2、チツプ・イネーブル信
号CE、オペレーシヨン信号OPが夫々入力され
る。前記制御回路６にはラツチ６ａ、デコーダ６
ｂ及びタイミン信号発生回路６ｃが備えられ、前
記データD1〜D4のうち命令コートはバスライン
ゲート７を介してラツチ６ａに書き込まれる。そ
して、ラツチ６ａの命令コードはデコーダ６ｂに
よつてデコードされ、この出力はタイミング発生
回路６ｃに送出される。タイミング発生回路６ｃ
はデコーダ６ｂからのデコード出力と、前記クロ
ツクパルスφ1，φ2に基づいてタイミング信号
φA，φB，φC、Ｒ／Ｗ信号、信号CK1・CK2、
および制御命令01〜07を作成して送出する。前記
バスラインイゲート７は前記制御命令０７によつ
て開閉制御され、この開成状態ではデータD1〜
D4を通過し、同データは制御回路６に入力され
るほか、第１アドレスカウンタ８、第２のアドレ
スカウンタ９、ラツチ１０，１１，１２、Ｉ／Ｏ
コントローラ１３に夫々入力される。前記ラツチ
１０は入力されるデータD1〜D4のうちDEVICE
NOを示すデータを前記タイミング信号φCのタミ
ングで書き込み、同データをデバイスコンパレー
タ１４へ送出する。デバイスコンパレータ１４は
デバイス設定部１５から供給される設定DEVICE
NOと、ラツチ１０から入力される前記DEVICE
NOとを比較し、この比較結果が一致している場
合は一致信号を制御回路６へ出力する。前記デバ
イス設定部１５は端子V1〜V4からなり、たとえ
ば第１のRAM４のDEVICE NOを４ビツトのデ
ータとして設定するものである。また、前記ラツ
チ１１は入力されるデータD1〜D4のうちサーチ
データやシフト桁データをタイミング信号φAの
タイミングでラツチし、同データをデータコンパ
レータ１６および加減算回路１７に出力する。
の詳細を示す回路構成図である。図中符号６は制
御回路であり、ここにはCPU１から送出される。
クロツクパルスφ1，φ2、チツプ・イネーブル信
号CE、オペレーシヨン信号OPが夫々入力され
る。前記制御回路６にはラツチ６ａ、デコーダ６
ｂ及びタイミン信号発生回路６ｃが備えられ、前
記データD1〜D4のうち命令コートはバスライン
ゲート７を介してラツチ６ａに書き込まれる。そ
して、ラツチ６ａの命令コードはデコーダ６ｂに
よつてデコードされ、この出力はタイミング発生
回路６ｃに送出される。タイミング発生回路６ｃ
はデコーダ６ｂからのデコード出力と、前記クロ
ツクパルスφ1，φ2に基づいてタイミング信号
φA，φB，φC、Ｒ／Ｗ信号、信号CK1・CK2、
および制御命令01〜07を作成して送出する。前記
バスラインイゲート７は前記制御命令０７によつ
て開閉制御され、この開成状態ではデータD1〜
D4を通過し、同データは制御回路６に入力され
るほか、第１アドレスカウンタ８、第２のアドレ
スカウンタ９、ラツチ１０，１１，１２、Ｉ／Ｏ
コントローラ１３に夫々入力される。前記ラツチ
１０は入力されるデータD1〜D4のうちDEVICE
NOを示すデータを前記タイミング信号φCのタミ
ングで書き込み、同データをデバイスコンパレー
タ１４へ送出する。デバイスコンパレータ１４は
デバイス設定部１５から供給される設定DEVICE
NOと、ラツチ１０から入力される前記DEVICE
NOとを比較し、この比較結果が一致している場
合は一致信号を制御回路６へ出力する。前記デバ
イス設定部１５は端子V1〜V4からなり、たとえ
ば第１のRAM４のDEVICE NOを４ビツトのデ
ータとして設定するものである。また、前記ラツ
チ１１は入力されるデータD1〜D4のうちサーチ
データやシフト桁データをタイミング信号φAの
タイミングでラツチし、同データをデータコンパ
レータ１６および加減算回路１７に出力する。
前記第１アドレスカウンタ８、第２アドレスカ
ウンタ９は夫々１２ビツトの容量を有し、夫々対
応して前記制御命令01，02によつてアツプ・ダウ
ンの指定、リセツト、および前記データD1〜D4
のうちアドレスデータの読み込みなどが制御さ
れ、また夫々対応して信号CK1，CK2の計数を行
い、これら係数されたアドレスデータは前記加減
算回路１７に入力されるほか、アドレスコンパレ
ータ１８およびMAR回路（メモリ・アドレス・
リコール回路）１９へ送出される。このMAR回
路１９は前記制御命令06に従つて入力され第１ア
ドレスカウンタ８および第２アドレスカウンタ９
のアドレスデータのうち一方のアドレスデータを
４ビツトごとにバスラインゲート７を介して
CPU１へ送出する。また、前記加減算回路１７
は前記制御命令03によつて制御され、第１アドレ
スカウンタ８あるいは第２アドレスカウンタ９か
ら送出されるアドレスデータ、あるいはこれらア
ドレスデータとラツチ１１の内容との加減算結果
をアドレスデータとしてRAM２０に送出するほ
か、前記加減算回路１７から出力されるアドレス
データADはアドレスコンパレータ１８にも出力
される。このアドレスコンパレータ１８はインタ
ラプトコントローラ２１からの信号が“０”の場
合は、第１アドレスカウンタ８のアドレスデータ
と第２アドレスカウンタ９のアドレスデータの比
較を、また前記信号が“１”の場合は第１アドレ
スカウンタ８のアドレスデータと加減算回路１７
からのアドレスデータADとの比較を行い、夫々
一致した場合は一致信号をインタラプトコントロ
ーラ２１へ出力する。また、前記ラツチ１２には
Ｉ／Ｏコントローラ１３を介してRAM２０から
読み出されたデータがタイミング信号φBのタイ
ミングでラツチされ、このデータがデータコンパ
レータ１６へ送出される。データコンパレータ１
６はラツチ１１の内容とラツチ１２の内容とを比
較し、比較結果が一致した場合は一致信号をイン
タラプトコントローラ２１へ出力する。インタラ
プトコントローラ２１は前記制御命令05により制
御されて前記“０”、“１”信号を出力し、また一
致信号が入力された際にCPU１および制御回路
６に対してインタラプト信号INTを出力する。
また、前記Ｉ／Ｏコントローラ１３は内部に４ビ
ツトのラツチが備えられており、前記制御命令04
に従つてRAM２０から読み出されたデータをラ
ツチして再びRAM２０へと送出したり、あるい
はラツチしたデータをバスラインゲート７へ出力
し、さらにオール“０”データを作成してRAM
２０の内容をクリアする回路も備えられている。
前記RAM２０はＲ〜Ｗ信号によつて読み出し、
あるいは書き込み状態に指定され、入力されるア
ドレスデータに対応する前記領域に対してデータ
の読み出し、書き込みが行なわれる。
ウンタ９は夫々１２ビツトの容量を有し、夫々対
応して前記制御命令01，02によつてアツプ・ダウ
ンの指定、リセツト、および前記データD1〜D4
のうちアドレスデータの読み込みなどが制御さ
れ、また夫々対応して信号CK1，CK2の計数を行
い、これら係数されたアドレスデータは前記加減
算回路１７に入力されるほか、アドレスコンパレ
ータ１８およびMAR回路（メモリ・アドレス・
リコール回路）１９へ送出される。このMAR回
路１９は前記制御命令06に従つて入力され第１ア
ドレスカウンタ８および第２アドレスカウンタ９
のアドレスデータのうち一方のアドレスデータを
４ビツトごとにバスラインゲート７を介して
CPU１へ送出する。また、前記加減算回路１７
は前記制御命令03によつて制御され、第１アドレ
スカウンタ８あるいは第２アドレスカウンタ９か
ら送出されるアドレスデータ、あるいはこれらア
ドレスデータとラツチ１１の内容との加減算結果
をアドレスデータとしてRAM２０に送出するほ
か、前記加減算回路１７から出力されるアドレス
データADはアドレスコンパレータ１８にも出力
される。このアドレスコンパレータ１８はインタ
ラプトコントローラ２１からの信号が“０”の場
合は、第１アドレスカウンタ８のアドレスデータ
と第２アドレスカウンタ９のアドレスデータの比
較を、また前記信号が“１”の場合は第１アドレ
スカウンタ８のアドレスデータと加減算回路１７
からのアドレスデータADとの比較を行い、夫々
一致した場合は一致信号をインタラプトコントロ
ーラ２１へ出力する。また、前記ラツチ１２には
Ｉ／Ｏコントローラ１３を介してRAM２０から
読み出されたデータがタイミング信号φBのタイ
ミングでラツチされ、このデータがデータコンパ
レータ１６へ送出される。データコンパレータ１
６はラツチ１１の内容とラツチ１２の内容とを比
較し、比較結果が一致した場合は一致信号をイン
タラプトコントローラ２１へ出力する。インタラ
プトコントローラ２１は前記制御命令05により制
御されて前記“０”、“１”信号を出力し、また一
致信号が入力された際にCPU１および制御回路
６に対してインタラプト信号INTを出力する。
また、前記Ｉ／Ｏコントローラ１３は内部に４ビ
ツトのラツチが備えられており、前記制御命令04
に従つてRAM２０から読み出されたデータをラ
ツチして再びRAM２０へと送出したり、あるい
はラツチしたデータをバスラインゲート７へ出力
し、さらにオール“０”データを作成してRAM
２０の内容をクリアする回路も備えられている。
前記RAM２０はＲ〜Ｗ信号によつて読み出し、
あるいは書き込み状態に指定され、入力されるア
ドレスデータに対応する前記領域に対してデータ
の読み出し、書き込みが行なわれる。
第３図はCPU１から４ビツトのデータD1〜D4
として第１のRAM４および第２のRAM５に送
られてくる命令形式の例を示したものである。第
３図Ａは全体が１桁４ビツトずつ桁X0〜X4の５
桁分からなり、このうち桁X0には第１のRAM4
あるいは第２のRAM5のいずれかを指定する
DEVICE NOデータが、また桁X1には命令の種
類を示すオペレーシヨンコードOPEが、また桁
X2〜X4にはRAM２０のアドレスデータを指定す
るRAM ADDRESSが夫々送出される。また、
RAM２０の２つのアドレスによつて夫々指定さ
れる２つの先頭アドレスから記憶領域内のデータ
を順次に読み出す命令（binary命令と称す）を実
行させる場合には第３図Ｂに示すように第３図Ａ
と同一形状の５桁分のデータD1〜D4がCPU1から
２回にわたつて順次出力される。また、RAM２
０の指定されたアドレスを所定桁分桁上げあるい
は桁下げさせるSift命令を実行させる場合、ある
いはあるデータをRAM２０内のアドレス１から
アドレス２の範囲内でサーチし、対応するデータ
を読み出すSearch命令を実行させる場合には、
第３図Ｃに示すように第３図Ｂと同一形式の５桁
分の桁X0〜X4のデータD1〜D4が２回出力される
ほか、さらに桁X1，X2，X3分のデータとしてシ
フトされる桁数、あるいはサーチされるデータが
順次出力される。
として第１のRAM４および第２のRAM５に送
られてくる命令形式の例を示したものである。第
３図Ａは全体が１桁４ビツトずつ桁X0〜X4の５
桁分からなり、このうち桁X0には第１のRAM4
あるいは第２のRAM5のいずれかを指定する
DEVICE NOデータが、また桁X1には命令の種
類を示すオペレーシヨンコードOPEが、また桁
X2〜X4にはRAM２０のアドレスデータを指定す
るRAM ADDRESSが夫々送出される。また、
RAM２０の２つのアドレスによつて夫々指定さ
れる２つの先頭アドレスから記憶領域内のデータ
を順次に読み出す命令（binary命令と称す）を実
行させる場合には第３図Ｂに示すように第３図Ａ
と同一形状の５桁分のデータD1〜D4がCPU1から
２回にわたつて順次出力される。また、RAM２
０の指定されたアドレスを所定桁分桁上げあるい
は桁下げさせるSift命令を実行させる場合、ある
いはあるデータをRAM２０内のアドレス１から
アドレス２の範囲内でサーチし、対応するデータ
を読み出すSearch命令を実行させる場合には、
第３図Ｃに示すように第３図Ｂと同一形式の５桁
分の桁X0〜X4のデータD1〜D4が２回出力される
ほか、さらに桁X1，X2，X3分のデータとしてシ
フトされる桁数、あるいはサーチされるデータが
順次出力される。
次に、この発明の動作につき、まず、第１の
RAM４に対してREAD命令を実行させる場合に
ついて説明する。いま、第４図に示すように
CPU１からはクロツクパルスφ1，φ2が出力され
続けているとする。このとき、信号φ2立下がり
のタイミングでオペレーシヨン信号OPとチツ
プ・イネーブル信号CEが夫々CPU１か出力さ
れ、この結果第１のRAM４および第２のRAM
５が命令コードの読み込みを開始する（命令読み
込みサイクル）次にクロツクパルスφ1の立下が
りのタイミングで第３図Ａに示す形式でまず、第
１のRAM４を指定するDEVICE NOを示す
「1100」のデータD1〜D4がCPU１から出力され
る。一方、制御回路６は前記オペレーシヨン信号
OPとチツプ・イネーブル信号CEが両方入力され
ると制御命令O7を出力し、この結果、バスライ
ンゲート７が開成される。このため、前記
DEVICE NOのデータはバスラインゲート７を
介し、タミング信号φCのタイミングでラツチ１
０に書き込まれる。デバイスコンパレータ１４は
デバイス設定部１５からあらかじめ設定された第
１のRAM４のデバイスNOデータ「1100」が入
力されており、このデータとラツチ１０の内容と
を比較し、一致している場合は一致信号を制御回
路６へ出力する。この一致信号が出力されると、
制御回路６は前記X0のDEVICE NOデータに続
いてCPU１から出力されたREAD命令を示すX1
オペレーシヨンコードOPE「0000」をラツチ６ａ
に書き込む。このラツチ６ａに書き込まれたオペ
レーシヨンコードOPEはデコーダ６ｂによりデ
コードされ、ここでREAD命令が解読されて
READ処理が開始される。すなわち、制御回路
６から制御命令O1が出力され、前記X1のオペレ
ーシヨンコードOPEに続けてCPU１から順次出
力されるX2，Ｘ，，X4のRAM ADDRESSが第１
アドレスカウンタ８に順次セツトされる。このよ
うにして前記X0〜X4の命令コードは第１のRAM
４にセツトされ、このセツト後、CPU１から出
力され続けていたオペレーシヨン信号OP、チツ
プ・イネーブル信号OEの出力がクロツクパルス
O1のタイミングで停止する。次に、CPU１から
オペレーシヨン信号OPが停止した状態でチツ
プ・イネーブル信号CEが出力されるとデータ処
理サイクルとなり、制御回路６はラツチ６ａに書
き込まれたオペレーシヨンコードOPEに従つて
RAM２０のREAD動作を開始する。すなわち、
第１アドレスカウンタ８にセツトされたRAM
ADDRESSの内容により加減算回路７を介して
RAM２０の先頭のアドレスが指定され、さらに
RAM２０に入力されるＲ／Ｗ信号が“０”にな
りREAD状態に指定される。すると、RAM２０
の指定されたアドレス内のRAM DATAが読み
出され、Ｉ／Ｏコントローラ１３、バスラインゲ
ート７を夫々介してCPU１へと送出される。次
に、制御回路６から信号CK1が出力され、この信
号CK1により第１アドレスカウンタ８がカウント
アツプされ、このアドレスデータによつてRAM
２０の次アドレスが指定され、次のRAM
DATAが読み出される。
RAM４に対してREAD命令を実行させる場合に
ついて説明する。いま、第４図に示すように
CPU１からはクロツクパルスφ1，φ2が出力され
続けているとする。このとき、信号φ2立下がり
のタイミングでオペレーシヨン信号OPとチツ
プ・イネーブル信号CEが夫々CPU１か出力さ
れ、この結果第１のRAM４および第２のRAM
５が命令コードの読み込みを開始する（命令読み
込みサイクル）次にクロツクパルスφ1の立下が
りのタイミングで第３図Ａに示す形式でまず、第
１のRAM４を指定するDEVICE NOを示す
「1100」のデータD1〜D4がCPU１から出力され
る。一方、制御回路６は前記オペレーシヨン信号
OPとチツプ・イネーブル信号CEが両方入力され
ると制御命令O7を出力し、この結果、バスライ
ンゲート７が開成される。このため、前記
DEVICE NOのデータはバスラインゲート７を
介し、タミング信号φCのタイミングでラツチ１
０に書き込まれる。デバイスコンパレータ１４は
デバイス設定部１５からあらかじめ設定された第
１のRAM４のデバイスNOデータ「1100」が入
力されており、このデータとラツチ１０の内容と
を比較し、一致している場合は一致信号を制御回
路６へ出力する。この一致信号が出力されると、
制御回路６は前記X0のDEVICE NOデータに続
いてCPU１から出力されたREAD命令を示すX1
オペレーシヨンコードOPE「0000」をラツチ６ａ
に書き込む。このラツチ６ａに書き込まれたオペ
レーシヨンコードOPEはデコーダ６ｂによりデ
コードされ、ここでREAD命令が解読されて
READ処理が開始される。すなわち、制御回路
６から制御命令O1が出力され、前記X1のオペレ
ーシヨンコードOPEに続けてCPU１から順次出
力されるX2，Ｘ，，X4のRAM ADDRESSが第１
アドレスカウンタ８に順次セツトされる。このよ
うにして前記X0〜X4の命令コードは第１のRAM
４にセツトされ、このセツト後、CPU１から出
力され続けていたオペレーシヨン信号OP、チツ
プ・イネーブル信号OEの出力がクロツクパルス
O1のタイミングで停止する。次に、CPU１から
オペレーシヨン信号OPが停止した状態でチツ
プ・イネーブル信号CEが出力されるとデータ処
理サイクルとなり、制御回路６はラツチ６ａに書
き込まれたオペレーシヨンコードOPEに従つて
RAM２０のREAD動作を開始する。すなわち、
第１アドレスカウンタ８にセツトされたRAM
ADDRESSの内容により加減算回路７を介して
RAM２０の先頭のアドレスが指定され、さらに
RAM２０に入力されるＲ／Ｗ信号が“０”にな
りREAD状態に指定される。すると、RAM２０
の指定されたアドレス内のRAM DATAが読み
出され、Ｉ／Ｏコントローラ１３、バスラインゲ
ート７を夫々介してCPU１へと送出される。次
に、制御回路６から信号CK1が出力され、この信
号CK1により第１アドレスカウンタ８がカウント
アツプされ、このアドレスデータによつてRAM
２０の次アドレスが指定され、次のRAM
DATAが読み出される。
同様に、信号CK1出力の都度、第１アドレスカ
ウンタ８の内容がインクリメントされ、
RAMDATAの読み出しが行なわれる。そして、
CPU１からチツプ・イネーブル信号CEの出力が
停止すると、信号CK1出力も停止し、READ動作
も終了する。
ウンタ８の内容がインクリメントされ、
RAMDATAの読み出しが行なわれる。そして、
CPU１からチツプ・イネーブル信号CEの出力が
停止すると、信号CK1出力も停止し、READ動作
も終了する。
次に、前述した第３図Ｂのbinary命令がCPU
１から出力された場合の動作について説明する。
この場合、まず、最初の桁X0〜X4のDEVICE
NO、OPE、RAM ADDRESS１の各データがバ
スラインゲート７を介して入力され、このうち
DEVICE NOはラツチ１０に入力され、OPEは
ラツチ６ａに書き込まれ、制御回路６において
binary命令であることがデコードされる。また、
入力されたRAM ADDRESS１、例えば「50」
は第１アドレスカウンタ８にセツトされる。同様
に、２回目にCPU１から出力されたOPE.RAM
ADDRESS２、例えば「100」は夫々対応してラ
ツチ６ａ、第２アドレスカウンタ９へセツトされ
る。そして、第２アドレスカウンタ９は制御命令
O2、信号CK2に従つてアドレス「100」から＋１
ずつインクリメントされ、これと同時に第１アド
レスカウンタ８は制御命令O1、信号CK1に従つ
てアドレス「50」から−１ずつインクリメントさ
れる。なお、アドレスを＋１するか−１するかは
オペレーシヨンコードOPE１、OPE２の内容に
より定められる。そして制御回路６はCPU１か
ら出力されるチツプ・イネーブル信号CEが“０”
から“１”となつたとき第１アドレスカウンタ８
の内容によりRAM２０をアドレス指定し、チツ
プ・イネーブル信号CEが再び“０”から“１”
になつたとき第２アドレスカウンタ９の内容によ
りRAM２０をアドレス指定する。そして、
RAM２０から読み出されるデータはＩ／Ｏコン
トローラ１３、バスラインゲート７を介して
CPU１に送出される。CPU１はチツプ・イネー
ブル信号CEを交互に“０”あるいは“１”にし
て第１アドレスカウンタ８あるいは第２アドレス
カウンタ９により指定されるアドレスのデータを
読み出す。
１から出力された場合の動作について説明する。
この場合、まず、最初の桁X0〜X4のDEVICE
NO、OPE、RAM ADDRESS１の各データがバ
スラインゲート７を介して入力され、このうち
DEVICE NOはラツチ１０に入力され、OPEは
ラツチ６ａに書き込まれ、制御回路６において
binary命令であることがデコードされる。また、
入力されたRAM ADDRESS１、例えば「50」
は第１アドレスカウンタ８にセツトされる。同様
に、２回目にCPU１から出力されたOPE.RAM
ADDRESS２、例えば「100」は夫々対応してラ
ツチ６ａ、第２アドレスカウンタ９へセツトされ
る。そして、第２アドレスカウンタ９は制御命令
O2、信号CK2に従つてアドレス「100」から＋１
ずつインクリメントされ、これと同時に第１アド
レスカウンタ８は制御命令O1、信号CK1に従つ
てアドレス「50」から−１ずつインクリメントさ
れる。なお、アドレスを＋１するか−１するかは
オペレーシヨンコードOPE１、OPE２の内容に
より定められる。そして制御回路６はCPU１か
ら出力されるチツプ・イネーブル信号CEが“０”
から“１”となつたとき第１アドレスカウンタ８
の内容によりRAM２０をアドレス指定し、チツ
プ・イネーブル信号CEが再び“０”から“１”
になつたとき第２アドレスカウンタ９の内容によ
りRAM２０をアドレス指定する。そして、
RAM２０から読み出されるデータはＩ／Ｏコン
トローラ１３、バスラインゲート７を介して
CPU１に送出される。CPU１はチツプ・イネー
ブル信号CEを交互に“０”あるいは“１”にし
て第１アドレスカウンタ８あるいは第２アドレス
カウンタ９により指定されるアドレスのデータを
読み出す。
次に、前述した第３図ＣのSeach命令がCPU１
から出力される場合の動作について説明する。こ
の場合、CPU１から出力されるX0〜X4の各デー
タのうちOPE１、OPE２は夫々ラツチ６ａに書
き込まれ、RAM ADDRESS１、例えば「50」
は第１アドレスカウンタ８へ、RAM
ADDRESS２、例えば「100」は第２アドレスカ
ウンタ９へ夫々セツトイされ、さらにSeach
DATA、例えば「AAA」はラツチ１１に書き込
まれる。そして、第１アドレスカウンタ８はその
カウント内容を＋１ずつインクリメントし、この
都度、RAM２０の対応するアドレスのRAM
DATAが読み出され、Ｉ／Ｏコントローラ１３
を介してラツチ１２に書き込まれる。そして、こ
のラツチ１２の内容とラツチ１１の内容とはデー
タコンパレータ１６において比較され、この比較
結果が不一致の場合は、第１のアドレスカウンタ
８が＋１されて再びラツチ１２にラツチされた
RAM DATAと比較される。前記比較結果が一
致している場合には一致信号がインタラプトコン
トローラ２１に対して出力され、インタラプトコ
ントローラ２１からSeach動作の終了を示すイン
タラプト信号INTがCPU１および制御回路６に
出力される。これと同時に、サーチされたRAM
DATA「AAA」のアドレスを示す第１アドレス
カウンタ８の内容がMAR回路１９、バスライン
ゲート７を介してCPU１へ送出される。なお、
第２アドレスカウンタ９の内容と第１のアドレス
データ８の内容はアドレスコンパレータ１８にお
いて比較され、RAM２０にRAM DATA
「AAA」がサーチされず、第１アドレスカウンタ
８の内容が「100」になつた場合も一致信号がイ
ンタラプトコントローラ２１に出力され、この結
果、前記インタラプト信号INTが送出される。
から出力される場合の動作について説明する。こ
の場合、CPU１から出力されるX0〜X4の各デー
タのうちOPE１、OPE２は夫々ラツチ６ａに書
き込まれ、RAM ADDRESS１、例えば「50」
は第１アドレスカウンタ８へ、RAM
ADDRESS２、例えば「100」は第２アドレスカ
ウンタ９へ夫々セツトイされ、さらにSeach
DATA、例えば「AAA」はラツチ１１に書き込
まれる。そして、第１アドレスカウンタ８はその
カウント内容を＋１ずつインクリメントし、この
都度、RAM２０の対応するアドレスのRAM
DATAが読み出され、Ｉ／Ｏコントローラ１３
を介してラツチ１２に書き込まれる。そして、こ
のラツチ１２の内容とラツチ１１の内容とはデー
タコンパレータ１６において比較され、この比較
結果が不一致の場合は、第１のアドレスカウンタ
８が＋１されて再びラツチ１２にラツチされた
RAM DATAと比較される。前記比較結果が一
致している場合には一致信号がインタラプトコン
トローラ２１に対して出力され、インタラプトコ
ントローラ２１からSeach動作の終了を示すイン
タラプト信号INTがCPU１および制御回路６に
出力される。これと同時に、サーチされたRAM
DATA「AAA」のアドレスを示す第１アドレス
カウンタ８の内容がMAR回路１９、バスライン
ゲート７を介してCPU１へ送出される。なお、
第２アドレスカウンタ９の内容と第１のアドレス
データ８の内容はアドレスコンパレータ１８にお
いて比較され、RAM２０にRAM DATA
「AAA」がサーチされず、第１アドレスカウンタ
８の内容が「100」になつた場合も一致信号がイ
ンタラプトコントローラ２１に出力され、この結
果、前記インタラプト信号INTが送出される。
なお、前記実施例においては小型式電子計算機
の内部に固定的に第１のRAM４および第２の
RAM５を設けた構成としたが、これに限らず、
第１のRAM４および第２のRAM５をカセツト
式に着脱自在にCPU１と接続するように構成し
ても良い。また、前記実施例はメモリとして
RAMを用いたが、これに限らず、例えばROM
（リード・オン・メモリ）を用いてもよい。また、
この発明は小型式電子計算機に限らず他の電子機
器に適用可能である。
の内部に固定的に第１のRAM４および第２の
RAM５を設けた構成としたが、これに限らず、
第１のRAM４および第２のRAM５をカセツト
式に着脱自在にCPU１と接続するように構成し
ても良い。また、前記実施例はメモリとして
RAMを用いたが、これに限らず、例えばROM
（リード・オン・メモリ）を用いてもよい。また、
この発明は小型式電子計算機に限らず他の電子機
器に適用可能である。
以上説明したようにこの発明によれば、CPU
は１つのメモリ装置を指定する固体コード、サー
チ命令コード、第１、第２のアドレスデータ及び
サーチデータを含む制御命令を送出し、メモリ装
置は受け取つた固体コードが自身のコードと一致
するかを判定して、一致した場合、サーチ命令コ
ードにより、第１、第２のアドレスデータが示す
範囲で記憶データを順に読出し、受け取つたサー
チデータと一致するか比較してデータサーチを実
行するようにしたから、取扱うデータ量が多くな
り、メモリ装置を複数用いるような場合でも、
CPUは制御命令を出力した後は各メモリ装置に
特定範囲内でデータのサーチ処理を任せることが
できるのでCPUは他の処理を並列して行うこと
ができ、システム全体の処理速度が遅くなるとい
う利点がある。
は１つのメモリ装置を指定する固体コード、サー
チ命令コード、第１、第２のアドレスデータ及び
サーチデータを含む制御命令を送出し、メモリ装
置は受け取つた固体コードが自身のコードと一致
するかを判定して、一致した場合、サーチ命令コ
ードにより、第１、第２のアドレスデータが示す
範囲で記憶データを順に読出し、受け取つたサー
チデータと一致するか比較してデータサーチを実
行するようにしたから、取扱うデータ量が多くな
り、メモリ装置を複数用いるような場合でも、
CPUは制御命令を出力した後は各メモリ装置に
特定範囲内でデータのサーチ処理を任せることが
できるのでCPUは他の処理を並列して行うこと
ができ、システム全体の処理速度が遅くなるとい
う利点がある。
第１図はこの発明の一実施例を使用した概略シ
ステム構成図、第２図は第１のRAMおよび第２
のRAMの詳細を示す回路構成図、第３図Ａ，
Ｂ，Ｃは命令形式を示す図、第４図は動作を説明
するためのタイムチヤートである。 １……CPU、４……第１のRAM、５……第２
のRAM、６……制御回路、８……第１アドレス
カウンタ、９……第２アドレスカウンタ、１７…
…加減算回路、２０……RAM。
ステム構成図、第２図は第１のRAMおよび第２
のRAMの詳細を示す回路構成図、第３図Ａ，
Ｂ，Ｃは命令形式を示す図、第４図は動作を説明
するためのタイムチヤートである。 １……CPU、４……第１のRAM、５……第２
のRAM、６……制御回路、８……第１アドレス
カウンタ、９……第２アドレスカウンタ、１７…
…加減算回路、２０……RAM。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置（CPU）とバスラインを介し
て電気的に接続される複数のメモリ装置であつ
て、この個々のメモリ装置は、 メモリ装置自身の固体コードを記憶する手段
と、 上記CPUからバスラインを介して送出される
個体コード、サーチ命令コード、第１、第２のア
ドレスデータ、及びサーチデータを含む制御命令
を取込む手段と、 この取込み手段により取込まれた制御命令の中
の個体コードが、上記記憶手段に記憶されている
個体コードと一致するか否か判定する手段と、 上記取込み手段により取込まれたサーチデータ
と当該メモリ装置の記憶データとを比較する手段
と、 上記判定手段が一致を判定したときに、上記取
込み手段により取込まれた制御命令のサーチ命令
コードに従つて、第１、第２のアドレスデータが
示す範囲について当該メモリ装置に記憶されたデ
ータを順に読出し、上記比較手段に与えデータサ
ーチを実行するサーチ手段と、 上記判定手段が不一致を判定したときに、デー
タサーチを実行させない制御手段とを 具備したことを特徴とする自動データ処理機能を
有するメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075376A JPS58192154A (ja) | 1982-05-07 | 1982-05-07 | 自動デ−タ処理機能を有するメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075376A JPS58192154A (ja) | 1982-05-07 | 1982-05-07 | 自動デ−タ処理機能を有するメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58192154A JPS58192154A (ja) | 1983-11-09 |
| JPH0449142B2 true JPH0449142B2 (ja) | 1992-08-10 |
Family
ID=13574417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075376A Granted JPS58192154A (ja) | 1982-05-07 | 1982-05-07 | 自動デ−タ処理機能を有するメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192154A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180468A (ja) * | 1984-09-28 | 1986-04-24 | Yokogawa Hokushin Electric Corp | 画像計測装置 |
| US4835733A (en) * | 1985-09-30 | 1989-05-30 | Sgs-Thomson Microelectronics, Inc. | Programmable access memory |
| JPS62211749A (ja) * | 1986-03-12 | 1987-09-17 | Sharp Corp | メモリアクセス制御装置 |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| JP3189727B2 (ja) | 1997-04-15 | 2001-07-16 | 日本電気株式会社 | コプロセッサ内蔵パケット型メモリｌｓｉ、それを用いたメモリシステム及びそれらの制御方法 |
| US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
| JP4769936B2 (ja) * | 2005-06-10 | 2011-09-07 | 国立大学法人 奈良先端科学技術大学院大学 | メモリコントローラを備えた情報処理システム |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144437A (ja) * | 1974-10-14 | 1976-04-16 | Hitachi Ltd | Johoshorishisutemu |
| JPS5326542A (en) * | 1976-08-24 | 1978-03-11 | Mitsubishi Electric Corp | Information retrieval unit |
| JPS5563455A (en) * | 1978-11-04 | 1980-05-13 | Sanyo Electric Co Ltd | Memory system |
| JPS55121541A (en) * | 1979-03-10 | 1980-09-18 | Casio Comput Co Ltd | Arithmetic unit |
| JPS55160382A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Memory unit |
-
1982
- 1982-05-07 JP JP57075376A patent/JPS58192154A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144437A (ja) * | 1974-10-14 | 1976-04-16 | Hitachi Ltd | Johoshorishisutemu |
| JPS5326542A (en) * | 1976-08-24 | 1978-03-11 | Mitsubishi Electric Corp | Information retrieval unit |
| JPS5563455A (en) * | 1978-11-04 | 1980-05-13 | Sanyo Electric Co Ltd | Memory system |
| JPS55121541A (en) * | 1979-03-10 | 1980-09-18 | Casio Comput Co Ltd | Arithmetic unit |
| JPS55160382A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58192154A (ja) | 1983-11-09 |
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