SU641434A1 - Устройство дл программного сопр жени электронных вычислительных машин - Google Patents

Description

ловой информации содержит деи/ифратор, первый и второй входы которого соединены соответственно с первым .и вторым входами блока, узел управлени , соединенный первым входом с дешифратором, схему сравнени , соединенную первым выходом с третьим входом дешифратора и вторым входом узла управлени , пам ть констант, соединенную входом с первым выходом узла управлени , а первым выходом - с первым входом схемы сравнени , второй вход которой подключен к первому входу блока, сумматор, подключенный трем  входами соответственно ко второму выходу схемы сравнени , второму выходу пам ти констант и первому выходу узла управлени , второй выход которого и выход сумматора подключены соответственно к входам группы элементов И, соединенной выходом с выходом блока. Кроме того, блок преобразовани  командной информации содержит .-схему сравнени , узел управлени , счетчик модификаторов , пам ть команд и два элемента И, причем первый и второй входы схемы сравнени  соединены соответственно с первым входом блока и перйым выходом счетчика модификаторов, вторюй выход которого соедивен с первым входом первого элемента И, выход схемы сравнени  соединен со входом узла управлени , первый и второй выходы которого подключены соответственно ко входу счетчика, модификаторов и второ.му входу первого элемента И, вход и выход пам ти команд соединены соответственно с выходом первого .элемента И и первым входом второго элемента И, второй вход и выход которого подключен соответственно со вторым входом и выходом блока. Кроме того, блок селекции содержит дешифратор признака команд, дешифратор признака конца массива дешифратор начального адреса и дешифратор признака числовой информации , первый и второй входы которых соединены соответственно с первым и вторым входом блока, два элемента ИЛИ и два триггера, первые входы которых и четвертый выход блока подключены к выходу дешифратора признаков конца массива, второй вход первого триггера соединен с выходом первого элемента ИЛИ, а выход соединен с первым выходом блока, второй и третий выходы которбго подключены соответственно к выходам второго триггера и второго элемента ИЛИ, первые входы элементов ИЛИ соединены с выходом дешифратора признака команд и шестым выходом блока, а их вторые входы подключены к выходу дешифратора признаков числовой информации и п тому входу блока, третий вход второго элемента ИЛИ и второй вход второго триггера св заны с выходом дешифратора начального адреса. Кроме того, блок синхронизации содержит элемент И   первую группу элементов И, первые входы которых соответственно соединены с первым

и вторым входами блока, а выходы - с первым и вторым входами счетчика адреса, подключенного выходом к первому выходу блока, второй вход первого элемента И подключен к выходу счетчика, вход которого соединен с шестЪм входом блока и первым входом тактового распределител , подключенного вторым и третьим входами соответственно к третьему и четвертому входам блока, выход тактового расггределигелй соединен с первым входом второй группы элементов И, второй вход которых соединен со вторым входом первой группы элементов И И п тым входом блока, третий вход первой группы элементов И соединен с первым входом второй группыэлементов И, выход которых св зан со вторым выходом блока. На чертеже представлена блок-схема устройства , содержащего: блок селекции в составе дешифратора команд 2, дешифратора признака конца массива 3, дешифратора начального адреса 4, дешифратора признака информации 5, триггеров 6 и 7, элементов ИЛИ 8 и 9, блок синхронизации 10 в составе тактового распределнт@   11, счетчика 12, элемента И 13,групп элементов И 14, 15, счетчика адреса 16, блок оперативной пам ти 17, блок буферной пам ти 18, блок преобразовани  числовой информации 19, содержащий дешифратор 20, узел управлени  21, схему сравнени  .22, пам ть констант 23, группу элементов И 24, сумматор 25, блок преобразовани  командной информации 26, содержаш.ий схему сравнени  27, узел управлени  28, счетчик модификаторов 29, элемент И 30, группу элементов И 31, пам ть команд 32, входы 33, 34, шины - 35, 36.

Устройство работает следующим образом ,

Пусть, например, осуществл етс  сопр жение ЭВМ типов «Наири-2 (ЭВМ-I) и «Минск 222 (ЭВМ-2). Работа начинаетс  с ввода начальной адресной информации с перфоленты, подготовленной на ЭВМ-. Пор док поступлени  информации следующий: перед массивом данных вводитс  кодовый сигнал начала адреса массива данных и формируетс  начальный адрес массива командной информации.

После поступлени  признака командной информации производитс  побайтовый прием командной информации и пословное формирование команд с их последующим преобразованием в блоке преобразовани  командной информации 26.

По окончании ггриема адресной, командной и числовой информации выдел ютс  nfiHзнаки конца соответствующего массива, которые дешифрируютс  в блоке селекции 1.

Прием числовой информации в устройство производитс  аналогично, т. е. формируемый адрес массива данных выдел етс  в блоке селекции 1, ч синхронизируемый в блоке синхронизации 10, совместно с побайтно поступающим числовым массивом упаковываетс  в блоке буферной пам ти 18 в форматы данных, а затем преобразуете блоком преобразовани  числовой информации 19 и через блок буферной пам ти Пересылаетс  в блок оперативной пам ти 17, в  чейки пам ти (на чертеже не показаны), адреса которых формируютс  блоком синхронизации 10. Селекци , синхронизаци  и преобразование адресной числовой и командной информации производитс  следующим образом. Поступающий по магистрали ввода числовой и командной информации сигнал начала адреса массива данных, дешифрируетс  на дешифраторе начального адреса 4, выходной сигнал которого производит установку в единичные состо ни  триггера 7, и первого разр да тактового распределител  И. Триггер 7 по вторым входам отпирает элементы И первой группы 14 на врем  поступлени  начального адреса. Адресна  информаци , побайтно поступающа  по входу 33, сопровождаетс  си хроимпульсам по входу 34. Фазы поступлени  кодовой информации и стробирующнх ее управл ющих импульсов строго одинаковы. Стробирующие синхроимпульсы производ т сдвиг логической единицы по разр дам тактового распределител  И, поочередно по третьим входам, открыва  тем самым соответствующие элементы И первой группы 14, на первые входы которых побайтно поступает информаци  начального адреса. Значение начального адреса формируетс  в счетчике адреса 16, путем побайтной записи информации от группы элементов И 4. Кодовый признак конца массива расшифровываетс  на дешифраторе признака конца маесива 3, выходной сигнал которого устанавливает триггер 6 в единичное состо ние, разреша  тем самым прохождение синхроимпульсов от счетчика 12 на счетный вход счетчйка адреса 16, через элемент И 13. После приема начального адреса по входу 33 поступает признак команд или признак числовой информации, которые расшифровываютс  соответственно дешифратором признака команд 2 или дeшифpatopoм признака числовой информации 5 и своими сигналами через элемент И сбрасывают в «О триггер 6. Прием и упаковка числовой и командной информации производитс  аналогично через блок синхронизации 10 в блоке буферной пам ти 18. Разница лишь в том, что блок селекции, при этом, выдел ет сигналы либо по шиие 35 д.п  командной информации, либо по шине 36 дл  числовой информации. Процесс приема и упаковки числовой и командной информации заключаетс  в следующем: информаци , побайтно поступающа  по магистрали данных, распредел етс  с помощью тактового распределител  и группы элементов И в блоке синхронизации, записываетс  в блок буферной пам ти, представл еющей регистр пам ти на триггерах. Процесс распределени  аналогиченраспределению начальной адресной информации п счетчике адреса IS. Тактовый piacпределитель поочередно разрешает прохождение поступающей на вторые входы второй группы элементов И 15 информации на входы соответствующих разр дов блока буферной пам ти. Разр дность тактового распределител  I i н коэффициент делени  счетчика 12 выбираетс  из учета разр дности блока буферной пам ти и разр дности одновременно поступающей информации. Например , при разр дности ЭВМ 32 бита и побайтно {8 разр дов) поступающей информации разр дность тактового распределител  И равна (4 + ) разр дов, а коэффициент делени  счетчика 12 равен 4. После приема и формировани  очередного слова в блоке буферной пам ти счетчик 12 выдел ет сигнал переполнени  через элемент И 13 на счетчик 16, который суммирует его как единицу к начальному и последующам адресам , хран щимс  на этом счетчике, которые определ ют номер  чейки блока оперативной пам ти, а которую будет записана прин та  и преобразованна  информаци . Преобразование числовой и ко 5андной кн(ормации заключаетс  в перекодировании форматов чисел и команд ЭВМ-1 во внутренние форматы представлени  числовой и командной информации ЭВМ-2. По командам от узла управлени  21 числова  информаци  с блока буферной пам ти считываетс  в блок преобразовани  числовой информации 19, причем знак мантиссы и знак пор дка числа считываютс  на соответствующие дешифраторы знака мантиссы н знака пор дка, вход щие в состав дешифратора 19. Сигналы дешифрации знаков управл ют работой дешифратора коррекции 20, который выдел ет соотношение знаков пор дка и мантиссы числа, в зависимости от величины пор дка числа, путем анализа его с константой, численно равной 77. Формирование корректирующих констант в зависимости от знаков пор дка числа и величины пор дка показаны в таблицеСравнение поступающего пор дка числа по шинам с константой 77, хран щейс  в запоминающем блоке констант 23, производитс  на схеме сравнени  22. Дешифратор коррекции.20 совместно с блсжом управлени  21 и пам тью констант 23 вырабатывают корректирующие константы, которые суммируютс  на сумматоре 25 и упаковываютс  на блоке буферной пам ти 18 с помощью попеременно открывающихс  группы элементов И 24. Мантисса числа формируетс  через тот же сумматор 25 в дополнительном коде.

Редактирование в блоке буферной пам ти 18 форматов числа производитс  с помощью блока управлени  21 и группы элементов И 24. Как уже указывалось, числова  информаци  размещаетс  в блоке oneративной пам ти 17 по адресам, указанным счетчиком адреса 16.

Устройство осуществл ет покомандную интерпретацию программ ЭВМ-1, Работа блока преобразовани  командной информации 26 начинаетс  т: выборки команды рабочей программы ЭВМ-1 из буферного регистра 18 и последующего анализа выбранной команды на модификацию. Модификаци  определ ет формат команды во внутреннем коде ЭВМ-, в которой имеетс  семь модификаций команд. Дл  различи  модификаций при анализе в устройстве каждой из них присвоена определенна  величина (О, 1, 2, ,3. 4, 5, 6, 7). Дл  формировани  величины модификации к содержимому счетчина модификатора 29 прибавл етс  единица. Таким образом, счетчик производит перебор всех модификаций, которые сравниваютс на схеме сравнени  27 с поступающим модификатором на магистрали 33 и отыскиваетс  необходима .

Как только найдена соответствующа  величина , т. е, устанбвлена модификации, выбранной команды, управление передаетс  в адрес пам ти команд 32, где размещены

команды переключательного списка модификаций , с помощью которых организуетс  управление группой элементов И 31, формирующих исполнительные адреса.

После формировани  адресной части команды производитс  формирование кодов операции (КОП) всех команд.

Принцип работы формировани  КОПа аналогичен, т. е. дл  различи  КОПов каждому из них присвоены величины, очередные значени  которых формируютс  в счетчике модификаторов 29.

Схема начинает работать со сравнени  выбранного КОПа с начальным содержанием счетчика модификаторов 29. Если сравнени  нет, то к содержимому счетчика прибавл етс  единица и снова производитс  сравнение и т. д. Как только произощло сравнение, т, е. найден соответствующий КОП, команда управлени  из узла управлени  28 передаетс  в соответствующую  чейку перекл1Очател1 чого списка команд пам ти команд 32, моделирующих данную модификацию команд найденного КОПа, а через ключ 31 - на выход блока.

Таким образом, применение специализированного устройства, которое обеспечивает преобразование форматов чисел и команд на стыке сопр гаемых ЭВМ, позвол ет реализовать достоинства этих мащин в едином комплексе.

Claims (5)

1. Формула изобретени  . Устройство дл  программного сопр жени  электронных вычислительных машин, содержащее блок селекции, блок синхронизации , блок оперативной пам ти и блок буферной пам ти, причем первый, второй, третий и. четвертый выходы блока селекции

   соответственно подключены к первому, второму , третьему и четвертому входам блока синхронизации, п тый и шестой входы которого подключены соответственно к первому и второму входам блока селекции и информационному и управл ющему входам устройства , первый и второй выходы блока

   cnHxpOFiHsanHH соединены соответственно с адресным входом блока оперативной пам ти и первым входом блока буферной пам ти , первый выход которого подключен к информационному входу блока оперативной пам ти, отличающеес  тем, что, с целью расширени  функциональных возможностей путем выполнени  операций по преобразованию форматов и команд, в. устройство введены блок преобразовани  числовой информации и блок преобразовани  командной информации, первые входы которых соединены соответственно со вторым выходом блока буферной пам ти, а выходы соединены соответственно со втором и третьим входами блока буферной пам ти, второй вход блока преобразовани  числовой информации подключен к п тому выходу блока селекции, шестой выход которого св зан со вторым входом блока преобразовани  командной информации.
2. 2.Устройство по п. 1, отличомщеес  тем, что блок преобразова {и  числовой IJHформации содержит дешифратор, первый и второй входы которого соединены соответственно с первым и вторым входами блока, узел управлени , соединенный первым входом с дешифратором, схему cpaBiieHHS coeдиненную nepBfjiM выходом с третьим входом , дешифратора и вторым входом узла управлени , пам ть констант, соеди)енную входом с первым выходом узла управлени ,

   а первым выходом - с первым входом схемы сравнени , второй вход которой подключен к первому входу блока, сумматор, подключенный трем  входами соответственно ко второму выходу схемы сравнени , второму выходу пам ти констант и первому выходу узла управлени , второй выход которого и выход сумматора подключень соответственно к входам элементов И, соодинеиной выходом с выходом блока.
3. 3.Устройство по п. 1, отличающеес  тем, что блок преобразовани  командной информации содержит схему сравнени , узел управлени , счетчик модификаторов, пам ть команд и два-элемента И, причем первый

   и второй входы схемы сравнени  соединены соответственно с первым входом блока и первым выходом счетчика модификаторов, второй выход которого соединен с первым входом первого элемента И, выход схемы сравнени  соединен с входом узла управлени , первый и второй выходы которого подключены соответственно ко входу счетчика модификаторов и второму входу первого элемента И, вход и выход пам ти команд соединены соотиетстпенно с выходом первого элемента И н первым входом второго элемента И, второй вход и выхо.(г которого подключены соответственно ко втOpo fy в::оду и выходу блока.
4. 4. Устройство по п. 1, отличающеес  тбм, что блок селекции содержит дешифратор признака команд, дешифратор признака конца массива, дешифратор начального адреса и дешифратор признака числовой информации , первый и второй входы которых соединены соответственно с первым и вторым входом блока, два элемента ИЛИ и два триггера , первые входы -которых и четвертый выход блока подключены к выходу дешифратора признаков конца массива, второй вход пераого триггера соединен с выходом первого элемента ИЛИ, а выход соединен с первым выходом блока, второй и третий выходы которого подключены соответственно к выходам второго триггера и второго элемента ИЛИ, первые входы элементов ИЛИ соединены с выходом дешифратора признака команд и шестым выходом блока, а их вторые входы подключены к выходу дешифратора признаков числовой информации и п тому входу блока, третий вход второго элемента ИЛИ и второй вход второго триггера св заны с выходом дешифратора начального адреса.
5. 5. Устройство по п. I, отличающеес  тем, что блок синхро1П1заци1 содержит элемент И, первую группу элементов И, первыевходы которых соответственно соединены с первым и вторым входами блока, а выходы - с первым и вторым входами счетчика адреса, подключенного выходом к первому выходу блока, второй вход первого элемента И подключен к выходу счетчика, вход которого соединен с шестым входом блока и первым входом тактового распределител , подключенного вторым и третьим входами соответственно к третьему и четвертому входам блока, выход тактового распределител  соединен с первым входом втоpoff группы элементов И, второй вход которых соединен со вторым входом первой группы элементов И и п тым входом блока, третий вход первой группы элеме тов И соединен с первым входом второй группы элементов И, выход которых св зан со вторым выходом блока.

   Источники информации, прин тые во внимание при экспертизе

   . Мультипроцессорные системы и параллельные вычислени , М., Мир, 1976.

   2. Патент Франции № 2261568, кл. G 06 F 15/16, 1975.