SU857994A1 - Устройство дл определени старшинства операций - Google Patents

Description

И, второй выход стека подключен к второму входу второго и второму входу четвертого элементов И, третий вход второго, третьего и четвертого элементов И подключен к седьмому входу устройства, выход второго, третьего и четвертого элементов И через элемент ИЛИ соединен с единичным входом триггера Г2.

Недостатком устройства  вл етс  то, что оно работает последовательно , т.е. в каждом такте его работы осуществл етс  обработка только одного разр да кода, заданвдегр приоритет операционных знаков.

Цель изобретени  - повышение быстродействи .

Поставленна  цель достигаетс  тем, что в устройство дл  определени  старшинства операций, содержащее регистр знака, информационный вход которого соединен с информационным входом устройства, блок магазинной пам ти, первый выход которого соединен с первым информационным выходом устройства, причем управл ющие входы регистра знака и блока магазинной пам ти соединены соответственно с первым и вторым выходами блока управлени , а первый выход регистра знака соединенс информационным входом блока магазинной пам ти, введен регистр адреса и блок оперативной пам ти, причем вторые выходы регистра знака и блока магазинной пам ти соединены с входами соответственно старших и младших разр5здов регистра адреса, выход которого и третий выход блока управлени  соединены соответственно с адресным и запускающим входами блока оперативной пам ти,а информационный выход блока оперативной пам ти соединен с входом блока управлени .

Кроме того, блок управлени  содержит регистр адреса, первый вход которого  вл етс  входом блока, а выход соединен с адресным входом пам ти микрокоманд, выход которой соединен с входом регистра микрокоманд первый и второй выходы которого соединены соответственно с вторым входом регистра адреса и с входом дешифратора микрокоманд, выход которого соединен с информационным входом формировател  функциональных сигналов/ выходы которого  вл ютс  соотве ственно первым, вторым и третьим выходами блока, узел синхронизации , выход которого соединен с синхровходами регистра адреса, пам ти микрокоманд и формировател  функциональных сигналов.

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - один из вариантов построени  блока управлени . , Устройство (фиг.1) содержит реблок 2 магазинной

тистр 1 знака

пам ти, регистр 3 адреса, блок 4 оперативной пам ти, информационный вход 5, управл ющие входы 6-8, информационный выход 9, вход 10 блока управлени , вход 11 блока магазинной g пам ти, блок 12 управлени .

Блок управлени  (фиг.2) может быть построен в виде регистра 13 адреса, пам ти 14 микрокоманд, регистра 15 микрокоманд, дешифратора

Q 16 микроопераций, формировател  17 функциональных сигналов и узла 18 си нхронизации.

Устройство работает следующим образом.

Код очередного знака программы на алгоритмическом  зыке поступает через информационный вход 5 устройства на регистр 1 знака. Под воздействием управл ющего сигнала, выдаваемого по шине 6 блока 12 управлени , этот код передаетс  в стариие . разр ды регистра 3 адреса. Одновременно , при помсчци управл ющего сигнала на входе 7 блока 12, осуществл етс  передача кода знака из вершины блока 2 магазинной пам ти в младшие разр ды регистра 3 адреса. При поступлении сигнала по входу 8 выполн етс  чтение информации из  чейки блока 4 оперативной пам Q ти, адрес которой определ етс  кодом , наход щимс  на регистре 3. Считанна  информаци  выдаетс  на вход 10 блока 12.

В зависимости от полученной ин« формации об относительном приоритете операционных знаков может возникнуть потребность в обработке знака из блока 2 магазинной пам ти, который выдаетс  на выходе 9, или в записи кода знака из регистра 1 знака в

0 блок 2 магазинной пам ти, котора  производитс  по входу 11 под воздействием управл ющих сигнале на входах б и 7.

В таблице представлен пример содержимого  чеек блока 4 оперативной пам ти дл  анализа оператора присваивани  (знак X обозначает начальный символ в блоке 2 магазинной пам ти ) . Значени ми этой таблицы  вQ л ютс  коды, соответствукицие определенной комбинации знаков на регистре 1 знака и в блоке 2 магазинной пам ти.

Коды интерпретируютс  следующим образом: 01 - приоритет знака на регистре 1 выше приоритета знака из блока 2; 10 - приоритет знака на регистре 1 меньше приоритета знака из блока 2; 11 - знаки имеют один 0 и тот же приоритет; 00 - недопустимое сочетание знаков.

Рассмотрим работу устройства на примере обработки оператора А: Бх(С+Д); при условии, что в предлагаемое устройство поступают только знаки операций, как и в известном устройстве.

Код первого знака : поступает на регистр 1 знака, а затем передаетс  на регистр 3 адреса, куда поступает код знака из блока 2 маЪазинной пам ти i После этого осуmecTBfljfeTCH чтение из блока 4 оперативной пам ти.

При считывании кода 01 выполн етс  передача кода с регистра 1 в блок 2 магазинной пам ти и запись на регистр 1 знака кода следующего знака программы. Затем коды из регистра и из блока 2 магазинной пам ти передаютс  на регистр 3 адреса и осуществл етс  чтение из блока 4 оперативной пам ти.

При считывании кода 10 или 11 из устройства на выход 9 выдаетс  код знака, наход щийс  в блоке 2 магазинной пам ти. Если выдан код открывающейс  скобки, на регистр 1 знака записываетс  очередной знак операции программы. Затем коды из регистра 1 и из блока 2 передаютс  на регистр 3 адреса и осуществл етс  чтение из блока 4 оперативной пам ти В результате этих действий скобки исключаютс  из дальнейшего рассмотрени . Если из блока 2 магазинной пам ти выдан код знака :, то устройством выполн ютс  те же действи , что и в случае открывающейс  скобки. Отличие заключаетс  в том, что код знака : используетс  дл  выполнени  соответствук цей операции в других ус ройствах вычислительной машины, в случае выдачи из блока 2 магазинной пам ти любого другого знака, он используетс  дл  выполнени  соответствующей операции, а в устройстве выполй етс  передача старого кода с регистра 1 и нового кода из блока 2 магазинной пам ти на регистр 3 адреса . Далее осуществл етс  чтение из блока 4 оперативной пам ти.

При считывании кода 00 анализ программы перерываетс  дл  обработки по вившейс  ошибки и прин ти  мер по ее устранению.

В результате выполнени  указанных процедур последовательность знаков (+); на входе 5 устройства, соответствующа  исходному оператору (С+Д), будет преобразована в последовательность +х: на выходе 9 устройства. Эта последовательность соответствует пор дку выполнени  операций в рассматриваемом операторе.

Блок управлени  (фиг.2) работает следующим образом.

Поступающий на вход блока управлени  код передаетс  в регистр 13 адреса, где определ етс  фиксированный адрес  чейки пам ти 14 микрокоманд , начина  с которой записана микропрограмма обработки поступившего кода. Из пам ти 14 микрокоманд

o последовательно выбираютс  микрокоманды на регистр 15 микрокоманд, дешифрируютс  дешифратором 16 и по ним формирователем 17 функциональных сигналов формируютс  функциональ5 ные сигналы, которые используютс  дл  управлени  по входам 6, 7 и 8 работой регистра 1 знака, блока 2 и блока 4. Действи , выполн емые блоком 12 управлени , синхронизируютс  уз0 лом 18 синхронизации.

Приведенный пример работы устройства не отражает всех его возможностей . Расширение множества анализируемых знаков и процедур позвол ет осуществл ть полный синтакси5 ческий анализ программ на  зыках с грамматиками предшествовани .

Рассмотренные аналоги предлагаемого изобретени  отличаютс  общим

0 недостатком - невысоким быстродействием , так как анализ приоритета выполнени  операции производитс  путем последовательного поразр дного сравнени  кода операционных знаков,

5 несущего информацию о приоритете.

Поскольку этот код занимает 5-6 двоичных разр дов, сравнение происходит за 5-6 тактов. В предлагаемом

0 изобретении сравнение производитс  за один такт.

Применение предлагаемого технического решени  позвол ет, кроме

5 того, значительно уменьшить затраты пам ти дл  хранени  программ. Так дл  32-разр дной ЦВМ, работающей с 8-разр дными кодами операций, избыточна  информаци  дл  указани  при0 оритета операции (с применением изветных устройств анализа) составп ет 5-6 разр дов, а объем пам ти ДВМ на 15% больше, чем в случае применени  предлагаемого техническо5 го решени .

8579948

Продолжение таблицы

1. Устройство дл  определени  старшинства операций, содержащее регистр знака, информационный вход которого соединен с информационным входом устройства, блок магазинной пам ти, первьй выход которого соединен с первым информационным выходом устройства, причем управл ющие входы регистра знака и блока магазинной пам ти соединены соответственно с первым и вторым выходами блока управлени ,а первый выход регистра знака соединен с информационным входом блока магазинной пам ти, отличающеес  тем, что, с целью повышени  быстродействи , оно содержит регистр адреса и блок оперативной пам ти,причем вторые выходы регистра знака: и блока магазинной пам ти соединены с входами соответственно старших и младших разр дов регистра адреса выход которого и третий выход блок управлени / соединены соответственно с адресным и запускающим входами блока оперативной пам ти, а информ ционный выход блока оперативной па 2, Устройство по П.1, о т л ичающеес  тем, что блок управ|Лени  содержит регистр адреса,первый вход которого  вл етс  входом блока, а выход соединен с адресным входом пам ти микрокоманд, выход которой соединен со входом регистра микрокоманд , первый и. второй выходьа которого соединены соответственно с вторым входом регистра адреса и с входом дешифратора микрокоманд, выход которого соединен с информационные входом формировател  функциональных сигналов, выходы которого  вл ютс  соответственно первым, вторым и третьим выходами блока, узел синхронизации , выход которого соединен с синхровходами регистра адреса, пам ти микрокоманд и формировател  функциональнЕОХ сигналов. Источники информации, прин тые во внима:ние при эксцертизе 1.Авторское свидетельство СССР № 388259, кл. G 06 F 9/00, 1973. 2.Авторскоесвидетельство СССР № 407312, кл. G Об F 9/18, 1973 (прототип).

Claims (2)

1. Формула изобретения jQ

   1. Устройство для определения старшинства операций, содержащее регистр знака, информационный вход которого соединен с информационным „ входом устройства, блок магазинной памяти, первый выход которого соединен с первым информационным выходом устройства, причем управляющие входы регистра' знака и блока магазинной памяти соединены соответ- 30 ственно с первым и вторым выходами блока управления,а первый выход регистра знака соединен с информационным входом блока магазинной памяти, отличающееся 35 тем, что, с целью повышения быстродействия, оно содержит регистр адреса и блок оперативной памяти,причем вторые выходы регистра знака и блока магазинной памяти соединены др с°входами соответственно старших и младших разрядов регистра адреса, выход которого и третий выход блока управления- соединены соответственно с адресным и запускающим входами блока оперативной памяти, а информа- ** ционный выход блока оперативной па мяти соединен с входом блока управления.
2. 2. Устройство по п.1, о т л ичающееся тем, что блок управления содержит регистр адреса,первый 1вход которого является входом блока, а выход соединен с адресным входом памяти микрокоманд, выход которой соединен со входом регистра микрокоманд, первый и второй выхода которого соединены соответственно с вторым входом регистра адреса и с входом дешифратора микрокоманд, выход которого соединен с информационным входом формирователя функциональных сигналов, выходы которого являются соответственно первым, вторым и третьим выходами блока, узел синхронизации, выход которого соединен с синхровходами регистра адреса, памяти микрокоманд и формирователя функциональных сигналов.