SU1161950A1 - 8-Битный микропроцессор - Google Patents

Abstract

1. 8-БИТНЫЙ МЖРОПРОЦЕССОР, содержащий арифметико-логический блок, блок управлени , блок микропрограммного управлени , блок оперативной пам ти, формирователь адреса, блок асинхронного обмена, дешифратор микрокоманд, причем информационные входы-выходы микропроцессора подключены к информационным входам-выходам арифметико-логического блока, блока оперативной пам ти и к первому адресному входу блока микропрограммного управлени , выход кода микрокоманд которого соединен с информационными входами дешифратора микрокоманд и арифметико-логического блока , первый информационньй выход которого подключен к адресному входу блока микропрограммного управлени , а второй информационный выход арифметико-логического блока подключен к информационному входу формировател  адреса, первый информационный выход которого соединен с адресным входом блока оперативной пам ти, второй информационный выход подключен к выходу микропроцессора, а группа управл ющих входов формирова-. тел  адреса соединена с первым выходом дешифратора команд, второй выход которого подключен к первой группе управл ющих входов блока управлени , первый, второй, третий, четвертый, п тьй, щестой и седьмой выходы которого подключены соответственно к первому и второму входам блока микропрограммного управлени , к первому управл ющему входу формировател  адреса , к первому, второму и третьему управл ющим входам блока асинхронного обмена, седьмой выход блока управлени  соединен с вторым управл ющим входом формировател  адреса, с первым управл ющим входом арифметикологического блока и с третьим входом блока микропрограммного управлени , СО первый и второй выход которого подключены соответственно к второму и третьему управл ющим входам арифметико-логического блока, первый и второй выходы которого соединены с четвертым и п тым входами блока микройрограммного управлени , щестой Од вход которого подключен к четвертому, третьему, первому управл ющим входам со ел ар тик о-логического блока, формировател  адреса и блока управлени  соответственно и к первому выходу блока асинхронного обмена, второй и третий выходы которого соединены соответственно с п тым и вторым управл ющими входами арифметико-логического блока и блока управлени , входвыход которого подключен к управл ющим входам-выходам арифметико-логического блока и блока асинхронного обмена, третий выход арифметико-логического блока соединен с третьим и четвертым управл ющими входами фор

Description

мировател  адреса, блока управлени  и блока асинхронного обмена соответственно , первый управл ющий выход формировател  адреса подключен к четвертому входу блока управлени  и к управл ющему входу блока оперативной пам ти, а второй и третий управл ющие выходы формировател  адреса соединены соответственно с п тым и шестым входами блока управлени , отличающийс  тем, что с целью повышени  быстродействи  и точности, в него введены блок управлени  выборкой , причем третий выход дешифратора микрокоманд подключен к группе управл ющих входов блока управлени  выборкой , первьй, второй, третий и четвертый управл ющие входы которого соединены с четвертым, седьмым .выходами блока управлени , третьим выходом блока микропрограммного управлени  и первым выходом блока асинхронного обмена соответственно, управл ющий вьпсод блока управлени  выборкой соединен с седьмым и п тым входами блока управлени  и блока асинхронного обмена соответственно, третий выход блока микропрограммного управлени  соединен с восьмым входом блока управлени , причем блок управлени  выборкой содержит первый и второй триггеры , первьй и второй элементы И, первый и второй элементы ИЛИ, элемен НЕ и элемент задер оки, первый управл ющий вход блока управлени  выборкой подключен к первому входу первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ-НЕ, выход которого соединен с входом элемента НЕ и входом элемента задержки, выход которого подключен к первому входу второго элемента И, выход которого подключен к информа ционному входу первого триггера, выход которого  вл етс  управл ющим выходом блока управлени  выборкой и подключен к первому входу второго элемента ИЛИ, выход которого соединен с информационным входом-второго триггера, выход которого подключен к второму входу первого элемента И, третий вход которого  вл етс  третьим входом блока управлени  выборкой, в трой управл ющий вход блока управлени  выборкой соединен с вторым входом второго элемента ИЛИ ,и входом сброса первого триггера, вход которого  вл етс  четвертым управл ющим входом

Claims (2)

1

50

блока управлени  выборкой, группа управл ющих входов блока подключена к второму и третьему входам первого элемента ИЛИ-НЕ и к синхровходу второго триггера, выход элемента НЕ соединен с вторым входом второго элемента И.

2. Микропроцессор по п. 1, о т ли чающийс  тем, что блок управлени  содержит первьй, второй, третий, четвертый, п тый, шестой и седьмой триггеры, первый, второй, третий, четвертый, п тый и шестой, седьмой и восьмой элементы И, элемент ИЛИ, первьй, второй, третий и четвертьй элементы НЕ, первьй, второй и третий элементы задержки, причем первый выход блока соединен с выходом первого элемента И, первьй вход которого соединен с выходом первого элемента НЕ, вход которого соединен с п тым входом блока, второй выход блока соединен с выходом первого триггера и первыми входами второго и третьего триггеров, выход третьего триггера подключен к первому входу второго элемента И, выход которого соединен с вторым входом первого -элемента И,третий выход которого подключен к выходу второго элемента НЕ, вход которого соединен с четвертым входом блока, шестой выход блока соединен с выходом четвертого триггера и с первым входом третьего элемента И, выход которого подключе.н к первому входу элемента ИЛИ, выход которого подключен к входу третьего элемента НЕ и к входу первого элемента задержки, выход .которого соединен с первым входом четвертого элемента И, выход которого  вл етс  первым входом п того триггера , первьй выход которого соединен с п тым выходом блока и подключен к первому входу п того -элемента И, выход которого  вл етс  третьим выходом блока, четвертьй выход блока соединен с выходом шестого триггера, первый вход которого подключен к одному из входов группы управл ющих входов блока, седьмой выход блока соединен с выходом шестого элемента И и, с первым входом первого триггера, второй вход которого соединен с входом пуска блока, вход сброса блока соединен с входом второго триггера, выход которого соединен с входом четвертого элемента НЕ и первым входом

шестого элемента И, второй вход которого через второй элемент задержки соединен с выходом четвертого элемента НЕ, первый вход блока соединен с вторыми входами третьего, п того и шестого триггеров и с первыми входами четвертого и седьмого триггеров, выход седьмого триггера соединен с первым входом восьмого элемента И, выход которого подключен к второму входу элемента ИЛИ, управл ющий входвыход блока соединен с вторыми входами третьего элемента И и второго элемента И, третий вход блока соединен с первым входом седьмого элемента И, выход которого соединен с вторым входом седьмого триггера, второй вход

11

50

блока соединен с вторым входом седьмого элемента И, третий вход которого соединен с шестым входом блока, другой из входов группы управл ющих входов блока соединен с вторым входом четвертого триггера, седьмой вход блока соединен с вторым входом седьмого элемента И, восьмой вход блока соединен с четвертым входом первого элемента И, причем вькод третьего элемента НЕ подключен к второму входу четвертого элемента И, второй выход п того триггера соединен,с входом третьего элемента задержки , выход которого подключен к второму входу п того элемента и.

1

Изобретение относитс  к вычислительной технике, в частности к микропроцессорам , осуществл ющим обработку цифровой информации.

Цель изобретени  - повьш1ение быстродействи  устройства.

На фиг. 1 представлена функциональна  схема предлагаемого 8-битного микропроцессора; на фиг. 2 - функциональна  схема блока управлени  выборкой; на фиг. 3 - функциональна  схема арифметико-логического блока; на фиг. 4 - функциональна  схема блока микропрограммного управлени ; на фиг. 5 - функциональна  схема формировател  адреса; на фиг. 6 - функциональна  схема блока упргшлени ; на фиг. 7 - функциональна  схема блока асинхронного обмена.

8-битный микропроцессор содержит арифметико-логический блок 1, блок 2 микропрограммного управлени , блок 3 оперативной пам ти, формироватехпь 4 адреса, блок 5 управлени , блок 6 асинхронного обмена, дешифратор 7 микрокоманд, информационные входы-выходы 8 микропроцессора, выход 9 кода микрокоманд блока 2 микропрограммного управлени , второй информационный выход 10 арифметико-логического блока 1, первый информационный вькод 11 формировател  4 адреса, второй информационный выход 12 формировател  4

адреса, первый информационный выход 13 арифметико-логического блока 1, второй управл ющий вход 14 арифметико-логического блока 1, четвертый вход 15 блока 2 микропрограммного управлени , второй управл ющий вход 16 арифметико-логического блока 1, п тый вход 17 блока 2 микропрограммного управлени , первый 18 и второй

19 выходы блока 5 управлени , первый выход 20, третий управл нщий вход 21 и третий выход 22 блока 6 асинхронного обмена, третий выход 23 арифметико-логического блока 1, второй

управл ющий вход 24 и вход-выход 25 блока 6 асинхронного Ъбмена, четвертый выход 26 блока 5 управлени , второй выход 27 блока 6 асинхронного обмена, седьмой выход 28 блока 5 управлени , третий вьиод 29, второй выход 30, первый выход 31, первый управл ющий вход 32 и управл ющую группу входов 33 формировател  4 адреса , группу управл к цих выходов 34

дешифратора 7 микрокоманд, блок 35 управлени  выборкой, выход 36 блока 35 управлений выборкой, третий выход 37 блока 2 микропрограммного управлени , группу управл ющих входов 38

блока 5 управлени .

Блок 35 управлени  выборкой содерит первый 39 и второй 40 триггеры, первый 41 и второй 42 элементы И, первый 43 и второй 44 элементы ИЛИ, элемент НЕ 45 и элемент 46 задержки. Ари41метико-логический блок (фиг.З содержит регистр 47 микрокоманд, дешифратор 48 микрокоманд, регистр 49 состо ни , блок 50 сдвигател , комбинационньй сумматор 51, блок 52 регистров общего назначени , рабочий регистр 53, первый блок 54 магистрал ных переключающих элементов, второй блок 55 магистральных переключающих элементов, третий блок 56 ма.гистраль ных переключающих элементов, первый элемент 57 задержки, второй элемент 58 задержки, третий элемент 59 задержки , четвертый элемент 60 задержки , п тый элемент 61 задержки, шестой элемент 62 задержки, первый элемент ИЛИ 63, второй элемент ЩИ 64, третий элемент ИЖ 65, первьй элемен И 66, второй элемент И 67, третий элемент И 68, четвертый элемент И 69 первьй элемент НЕ 70, второй элемент НЕ 71, первый магистральный элемент 7 второй магистральный переключающий элемент 73. Блок 2 микропрограммного управлени  (фиг. 4) содержит регистр 74 команд, блок 75 ПЗУ, регистр 76 состо ни , регистр 77 следующего адреса , регистр 78 управлени , регистр 7 управлени , первьй элемент 80 задерж ки, второй элемент 81 задержки, третий элемент 82 задержки, первьй элемент ИЛИ 83, второй элемент ИЛИ 84, элемент И 85, первьй элемент НЕ 86, второй элемент НЕ 87. Формирователь 4 адреса (фиг. 3) содержит счетчик 88 адреса, счетчик 89 команд, регистр 90 адреса, адресньй мультиплексор 91, первьй 92, второй 93, третий 94 и четвертьй 95 триггеры, первьй 96, второй 97, третий 98, четвертьй 99, п тьй 100 и шестой 101 элементы И. Блок управлени  (фиг. 6) содержит первьй 102, второй 103, третий 104, четвертьй 105, п тьй 106, и седьмой 108 триггеры, первьй 109, второй 110 третий 111, четвертьй 112, п тьй 113 шестой 114,седьмой 115 и восьмой 116 элементы И, элемент ИЛИ 117, первьй 118, второй 119, третий 120 и четвер тьй 121 элементы НЕ, первьй 122, вто рой 123 и третий 124 элементы задерж-jj са

ки.

Блок 6 асинхронного обмена (фиг. 7) содержит первьй 125 и второй 126 тригДл  пуска процессора необходимо в .блок управлени  подать команду Пуск, при этом устанавливаетс  в геры, первьй 127, второй 128, третий 129, четвертый 130 и п тьй 131 элементы И, элемент ИЛИ 132, первьй 133, второй 134, третий 135, четвертьй 136 и п тый 137 элементы задержки, элемент НЕ 138, первьй 139, второй 140 и третий 141 магистральные переключающие элементы. Устройство работает следующим образом . Арифметико-логический блок (ЛЛБ) 1 и блок 2 микропрограммного управлени  (БМУ) представл ют собой блоки обработки адресов и операндов, АЛБ 1, получив микрокоманду из БМУ 2, выполн ет арифметические, логические и сдвиговые операции над числами, хран щимис  в его регистрах или поступающими по магистрали. Команды, включающие в себ  собственно операции над числами и вычислени  адресов операндов и следующей команды, реализуютс  как последовательности микрокоманд БМУ 2 при поступлении на вход БМУ 2 команд. Функциональное распределение регистров блока регистров следующее: РО - регистры общего назначени ; Р1, Р2, РЗ -регистр-указатель старшего байта; Р4 - регистр-указатель младаего байта; Р5 - регистр-указатель стека; Р6 - регистр старшего байта команды; Р7 - регистр-счетчик команд. Пам ть разбиваетс  на три части: область программ и данньк (ОДЦ); область пам ти блокнотного типа (ОПБ); область регистров периферийных устройств (СП). Кажда  из перечисленных областей выбираетс  с помощью специальных признаков, задаваемых микропрограммно . Перед началом работы необходимо привести в исходное состо ние АЛБ блок БМУ и триггеры процессора. Дл  этого в блок 5 управлени  необходимо подать команду Сброс, при этом триггер устанавливаетс  в 1, формиру  на элементах НЕ 121, И 114 и элементе 123 задержки импульс 28 длительностью 2,1 мкс. По этому сигналу устанавливаютс  в О триггеры процессора и формируетс  микрокоманда Исходное состо ние, по которой формируетс  сигнал 37 Конец комана в регистр 77 следующего адреды заноситс  адрес начала команды.

1 триггер 102, формиру  сигнал 19 Пуск, а на триггере 104 и элементе И 110 - сигнал 18 Команда выдана . Команда принимаетс  в БМУ 2 на регистр /4 команд, а затем формируетс  сигнал 20 Команда прин та. Далее БМУ 2 вырабатывает последовательность микрокоманд, сопровождаемых сигналом 16 Начать, по которым устанавливаютс  в 1 указатель стека Р5, в О - старший байт команды Р6 и счетчик команд Р7; содержимое регистров Р6 и Р7 передаетс  в адресную магистраль.

При вьщаче старшего байта команды АЛБ 1 формирует сигнал 17 Исполнено дл  блока БМУ 2 и сигнал 23 Выдан адрес, по которому в формирователе 4 адреса на триггере 93 и элементе И 101 вырабатываетс  признак старшего байта, разрешающий прием адреса на счетчик 89 команд.

После, приема старшего байта команд на счетчик 89 команд блок 6 асинхронного обмена формирует сигнал 22 Прин т адрес, по которому АЛБ 1 переходит к выполнению микрокоманд выдачи в магистраль содержимого счетчика команд.

По этой микрокоманде дешифратор 7 микрокоманд вырабатывает управл ющую группу сигналов 38, устанавливающих в 1 триггер 107 в блоке 4 управлени , формиру  сигнал Чтение, и триггер 40 в блоке 35 управлени  выборкой (фиг. 2). АЛБ 1 формирует сигнал 23 Выдан адрес, по которому в формирователе адреса на элементе И 96 формируетс  сигнал 29 Признак младшего байта,разрешающий прием адреса на регистр 90 адреса. После приема- младшего байта адреса блок 6 асинхронного обмена формирует сигналы Выдан адрес задержанный 27 и Прин т адрес 22. По сигналам Признак младшего байта 29, Выдан адрес 23 и Вьщан адрес задержанный 27 в блоке 5 управлени  возбуждаетс  элемент И 115, устанавлива  в 1 триггер 108.

В момент выработки в блоке БМУ 2 признака 37 Конец команды в блоке 35 управлени  выборкой возбуждаетс  элемент И 41, который по цепи: элементы ИЛИ 43, НЕ, 46 задержки, И 42 устанавливает триггер 39- в 1, формиру  сигнал 36, в результате чего в блоке 5управлени  срабатывает

элемент И 116, сигнал с которого по цепи: элементы ИЛИ 117, НЕ 120 122 задержки, И 112 устанавливает триггер 106 в 1, формиру  сигнал24 Выборка и импульсный сигнал 32 Выборка. В блоке 6 асинхронного приема-передачи через 400 не относительно сигнала Выборка формируетс  сигнал 25 Выданы данные, по которому считанна  из пам ти команда принимаетс  на регистр 74 команд БМУ 2.

В качестве примера рассмотрим выполнение команды Чтение из блокнотной пам ти или из внешних регистров.

Команда Чтение из блокнотной пам ти или из внешних регистров двухбайтова .

В первом байте хранитс  команда, во втором - адрес  чейки блокнотной пам ти или внешнего регистра.

Выполнение командь осуществл етс  в три этапа: формирование адреса  чейки операнда; считывание содержимого блокнотной пам ти в регистр; формирование адреса следующей команды .

Команда состоит из п ти микрокоман по которым выполн ютс  следунщие действи : содержимое счетчика кома:нд увеличиваетс  на 1 и выдаетс  на второйинформационный выход 10 АЛБ 1; содержимое следующей за командой  чейки принимаетс  ,по информационным входам-выходам 8 в АЛВ t на накопительный регистр, затем,передаетс  на второй информационный выход 10 АЛБ 1; формируетс  признак обращени  к блокнотной пам ти, и содержимое  чейки блокнотной пам ти принимаетс  по второму информационному входу-выходу на накопительный регистр АПБ 1; выполн етс  запись содержимого накопител  регистра АЛБ 1 в регистр общего назначени ; содержимое счетчика команд увеличиваетс  на 1 и передаетс  на второй информационный выход 10 АЛБ 1.

В результате выполнени  первой микрокоманды содержимое счетчика команд в АЛБ 1 увеличиваетс  на 1 и передаетс  ра второй информационный выход 10 АЛБ 1; с сигналом кви-. тировани  23 Выдан адрес. В форми рователе 4 адреса срабатьтает элемент И 96, обеспечивак ций прием младшего байта адреса на регистр 90 адреса , после чего блок 6 асинхронного обмена формирует сигналы Вьщан ад71 pec задержанньй 27 и Прин т адрес 22 по цепи: элементы И 130, 135 и 136 и магистральный переключающий элемент 141, по которым в блоке 5 управлени  срабатывает элемент 115, устанавлива  в 1 триггер 108. АЛБ переходит к выполнению следующей мик рокоманды. По второй микрокоманде дешифратор 7 микрокоманд вьфабатывает сигнал в группе управл ющих входов 34, по которому в блоке 35 управлени  выборкой по цепи: элементы ИЛИ 43, НЕ 45, И 42 и 46 задержки триггер 39 устанавливаетс  в 1. При этом в блоке 5 управлени  возбужд-аетс  элемент И 116 и по цепи: элементы ИЛИ 117, НЕ 120, И 112 и 122 задержки устанавливает триг- гер 106 в 1, в результате чего формируютс  сигнал 32 Выборка дл  считьшани  операнда и сигнал 24 дл  формировани  в блоке асинхронного обмена по цепи: элементы 137 задержки , И 128, 134 задержки, НЕ 138, И 129 триггер 126, магистральньй переключающий элемент 139 сигнала 25 Выданы данные. АЛБ 1 принимает операнд по информационным входам-выходам 8, формиру  сигнал 20 Прин ты данные и передает его на второй информационный выход АЛБ 1 с сигналом квитировани  23 Выдан адрес. Сформированные сигнал 30 Прин ты данные устанавливает в О триггеры 39, 106 и 108.« По третьей микрокоманде дешифратор 7 микрокоманд вырабатьшает сигнал 8 в третьем разр де управл ющей группы выходов 33, по которому устанавливаетс  в 1 триггер 94, формирующий признак обращени  к блокнотной пам ти. Далее аналогичньм образом формируетс  сигнал 32 Выборка. По этому сигналу с фор1Мровател  4 адреса срабатывает элемент И 98, вырабатыва  сигнал 31 Признак блок1нота , и информаци  из блокнотной пам ти записываетс  в накопительный регистр АЛБ 1. По четвертой микрокоманде происходит перепись информации из накопительного регистра в. заданный регистр АЛБ 1. После записи информации в регистр АЛБ 1 формируетс  сигнал 17 Исполнено и БМУ 2 переходит к формированию следующей микрокоманды, по которой содержимое счетчика команд Р7 увеличиваетс  на 1 и передаетс  в адресную магистраль, формиру  адрес следук цей команды и единичное значение конца команды. При этом устанавливаетс  в 1 триггер 106 и формируетс  сигнал 32 Выборка. По сигнао1у Выборка формируетс  сигнал Прин ты данные, по которому считанна  из пам ти команда принимаетс  на регистр команд. Таким образом, в отличие от прототипа сигнал Выборка формируетс  по .сигналу 36, поступающему из блока 35 управлени  выборкой с триггера 39, в момент прихода микрокоманды, содержащей признак обращени  к пам ти. В прототипе дл  формировани  сигнала Выборка используетс  задержанньй сигнал Прин т адрес, сформированньй в предыдущей микрокоманде. При этом величина задержки выбираетс  такой, чтобы сигнал Выборка сформировалс  после выдачи с БМУ 2 микрокоманды , содержащей признак обращени  к пам ти. Вследствие разброса параметров , примен емых АЛБ 1 и БМУ 2, величина задержки  вл етс  непосто нной , что приводит к необходимости регулировки величины задержки при наст ройке процессора и к снижению надежности его работы. Таким образом, введение дополнительного блока управлени  выборкой при выполнении операций над последовательным массивом данных в 8-разр Дной структуре процессора позвол ет повысить надежность издели , исключив элемент регулировки, а также быстродействие и технологичность микропроцессора. Повьшение быстродействи  достигаетс  за счет исключени  посто нной линии задержки и замены ее электронной схемой, котора  позвол ет выборку следующей команщ 1 выполнить сразу после окончани  обмена по магистрали данных. Устранение элемента регулировки позвол ет сократить врем  наладки издели  на 15%.

8

25

Чп

If

/

Г7

16

г f

Щ

-2

It

a.

If if

26

4

IL

28

I/2.

7F

л

J

л

ж.

yg Jr

E-pr

Ss:

пж

IS

г

л

1Ж

5J

ГЪ

ffi

36

J9

Фиг.2

Фиг.З

w:

20, 25.

К.