SU951318A2 - Имитатор дискретного канала св зи - Google Patents

Description

Изобретение относитс  к радиотехнике и может быть использовано дл  анализа помехоустойчивости систем обработки дискретных данных.

По основному авт.св. 807312 известен имитатор дискретного канала св зи, содержащий сумматор по модулю два, выход и первый вход которого  вл ютс  соответственно выходом и первым входом имитатора, блок синхронизации , первый вход которого  вл етс  вторллм входом имитатора, а выход блока синхронизации соединен с входе генератора марковской последовательности , первый выход которого соединен с вторым входсм блока синхронизации и с входом датчика случайных чисел, блок промежуточной пам ти, пороговый сумматор и элемент И, выход которого соединен с вторым входом сумматора по модулю два, а первый и второй входы элемента И подключены соответственно к выходу порогового сумматора и к второму выходу генератора марковской последовательности, третий выход которого через блок промежуточной пам ти соединен с первым входом порогового сумматора, второй вход которого подключен к выходу датчика случайных чисел (1.

Недостатком данного имитатора  вл етс  то, что он моделирует только ошибки трансформации и не учитывает ошибки дроблени , которыр про вл ютс  в разбиении переданного символа на р д более коротких импульсов , что снижает достоверность моделировани  дискретного канала.

Цель изобретени  - повышение достоверности моделировани  дискретного канала св зи.

Это достигаетс  тем, что в имитатор дискретного канала св зи дополнительно введены два триггера, генератор случайного числа, дополнительный генератор марковской последовательности , генератор тактовых импульсов, элемент запрета, сдвигающий регистр, дешифратор, элемент ИЛИ, элемент задержки, ключ и коммутатор , один информационный вход которого непосредственно, а другой через дополнительный генератор марковской последовательности соединен с выходом генератора случайного числа, а выход с входом дешифратора и управл ющим входом элемента запрета , информационный вход которого

подключен к выходу генератора тактов импульсов, а выход элемента запрета соединен с управл ющим входом сдвигающего регистра, выход которого соединен с первЕлм входом элемента ИЛИ, а также через последовательно соединенные элемент задержки , ключ и триггер подключен к одному иэ входов сумматора по модулю два, нулевой выход дешифратора соединен с управл ющим входом ключа и вторым входсм эл емента ИЛИ, а остальные выходы дешифратора подключены к разр дным входам сдвигающего регистра соответственно, выход элемента ИЛИ соединен со счетным выходом второго триггера, единичный и нулевой выходы которого подключены соответственно к управл ющему входу коммутатора и входу генератора случайного числа.

На чертеже п иведена структурна  схема устройства.

Имитатор дискретного канала св зи содержит блок 1 синхронизации, генератор 2 марковской последовательности , блок 3 промежуточной пам ти, пороговый сумматор 4, датчик 5 случайных чисел, элемент И 6, коммутатор 7, дополнительный генератор 8 марковской последовательности, генератор 9 случайного числа, дешифратор 10, элемент 11 запрета, генератор 12 тактовых импульсов, сдвигающий регистр 13, элемент ИЛИ 14,элемент 15 задержки, ключ 16, первый триггер 17, сумматор 18 по модулю два, второй триггер 19.

Устройство работает следующим образом.

Claims (1)

1. При включении питани  триггеры 17 и 19 устанавливаютс  в нулевое состо ние . Тогда сигналом с нулевого выхода триггера 19 запускаетс  генератор 9 случайного числа, с выхода которого код равнораспределенного случайного числа, которое опредсгл ет врем  между дроблени ми, поступает на вход коммутатора 7,а также запускает генератор 8 марковской последовательности, который вырабатывает код числа, определ ющего врем  дроблени  и распределенного по логарифмически нормальному закону. Поскольку триггер 19 находитс  в нулевом состо нии, то код числа с генератора 9 поступает через коммутатор 7 на вход дешифратора 10, а также на вход элемента 11 запрета , запрещающего подачу тактовых импульсов с генератора 12 на сдвигающий вход регистра 13 на врем  записи в него информации с дешифратора 10. Когда в сдвигающем регистре 13 продвигаема  единица достигает выхода, она поступает на вход элемента 15 задержки и через элемент ИЛИ 14 по счетному входу перебраснвает триггер 19 в единичное состо ние . В этом состо нии триггера 19 ксаи1мутатор 7 пропускает код числл с генератора 9. Если окажетс , что код числа соответствует времени дроблени  равного нулю, то на нулевом выходе дешифратора 10 по вл етс  сигнал, который через элемент ИЛИ 1 перебрасывает триггер 15 в нулевое состо ние, который снова запускает генератор 9 случайной последовательности , и процесс Повтор етс . Кроме того, сигнал с нулевого выхода дешифратора 10 поступает на ключ 16, который запрещает подачу задержанной единицы с выхода элемента задержки 1 на счетный вход триггера 17, и он не измен ет своего состо ни . Если же врем  дроблени  не равно нулю, то через врем  задержки, равное суммарному времени переключени  элемент .а ИЛИ 14, триггера 19, коммутатора 7, дешифратора 10, задержанна  единица предыдущего цикла перебрасывает триггер 17 в единичное состо ние . Таким образсм, на выходе триггера 17 - последовательность единиц и нулей с определенной длительностью , котора  поступает на вход сумматора 18, где происходит сложение ее с инфО ационными сигналами и сигналами трансформации, которое вырабатываетс  следующим образом. Блок 1 синхронизации вырабатывает сигнал, запускающий генератор 2 марковской последовательности. На первом такте работы генератора 2 на втором его выходе по вл етс  сигнал , который опрашивает элемент И 6. Поскольку на входы порогового сумматора ничего не подавалось, то на выходе элемента И 6 - низкий уровень и на вход сумматора 18 по модулю два сигнал не поступает. После окончани  цикла поиска на выходе генератора 2 по вл етс  код состо ни  цепи Маркова, который задает адрес  чейки блока 3 пам ти, в котором хранитс соответствующа  условна  веро тность ошибки. Одновременно на третьем выходе генератора 2 марковской последовательности по вл етс  сигнал, который подготавливает блок 1 к новому циклу и опрашивает датчик 5 случайных чисел, который вырабатывает случайное равнораспределенное число. Это число поступает на первый вход порогового сумматора 4, на второй вход которого поступает из блока 3 пам ти соответствующа  условна  веро тность ошибки. Сигнал на выходе порогового сумматора 4 по вл етс  в том случае, если сумма слагаемых больше единицы. Таким образом, если выполн ютс  все услови , то на входе элемента И 6 по вл етс  единица. В следующем такте снова запускаетс  генератор 2 и на втором такте его работы опрашивает элемент И 6. В результате на выходе элемента И 6 по в л етс  сигнал ошибки, которыЯ поступает на вход сумматора 18 по модулю два, на выходе которого получаетс  смесь информационных символов, сшибо трансформации и ошибок дроблени . Устройство позвол ет моделировать как сшибки трансформации, так и ошибки дроблени , что приводит к повышению достоверности моделировани  дискретного канала св зи. Формула изобретени  I . Имитатор дискретного канала св зи по авт.св. № 807312, отличающийс  тем, что, с целью повышени  достоверности моделировани  дискретного канала св зи, в него дополнительно введены два триггера, генератор случайного числа, дополнительный генератор марковской последовательности , генератор тактовых импульсов, элемент запрета, сдвигаю щий регистр, дешифратор, элемент ИЛИ элемент задержки, ключ и коммутатор , один информационный вход которого непосредственно, а другой чере дополнительный генератор марковской последовательности соединены с выходом генератора случайного числа, а выход - с входом дешифратора н управл ющим входом элемента запрета, информационный вход которого подключен к выходу генератора тактовых импульсов, а выход элемента запрета соединен с управл ющим входом сдвигающего регистра, выход которого соединен с первым входом элемента ИЛИ, а также через последовательно соединенные элемент задержки, ключ и триггер подключен к одному из входов сумматора по модулю два, нулевой выход дешифратора соединен с управл ющим входом ключа и вторым входом элемента ИЛИ, а остальные выходы дешифратора подключены к разр дным входам сдвигающего регистра соответственно, выход элемента ИЛИ соединен со счетным входом второго триггера, единичный и нулевой выходы которого подключены соответственно к управл ющему входу коммутатора и входу генератора случайного числа. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 807312, кл, G 06 F 15/20, 1978 (прототип).