SU608159A1 - Устройство микропрограммного управлени - Google Patents

Description

(54) УСТРОЙСТВО МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ

1

Изобретение относитс  к области вычислительной техники и предназначено дл  применени  в устройствах управлени  электронных цифровых вычислительных машин.

Известно устройство микропрограммного управлснн , содержащее генератор тактовых импульсов , запоминающее устройство, вход которого подключен к выходу схемы формировани  адреса, а выход -- к входу регистра микрокоманд; регистр микрокоманд состоит из операционной и адресной частей, причем выход операционной части подключен к входу дешифратора микроопераций, а выход адресной части - к входу схемы формировани  адреса, котора  также подключена к, шине условий переходов {1|.

Недостатками известного устройства  вл ютс  большой объем пам ти и низкие функциональные возможности.

Наиболее близким к предложенному по технической сущности  вл етс  устройство микропрограммного управлени , содержащее запоминающнй блок, вход которого соединен с выходом блока формировани  адреса, а выход через регистр микрокоманд - с входом дешифратора микроопераций, выходы которого  вл ютс  выходами устройства, регистр адресов микрокоманд, первый вход которого  вл егс 

первым входом устройства, вторым входом устройства  вл етс  первый вход блока формировани  адреса 2J.

Известное устройство обладает большим объемом микропрограммной пам ти и низкими функциональными возможност ми при добавлении новых микропрограмм.

Действительно, уменьшение объема микрогфограммной пам ти в тиком устройстве достигаетс  за счет объедннени  одинаковых участ .- ков микропрограмм, иначе говор , за счет мнкропрограммных подпрограмм. Это требует при каждом переходе на подпрограмму запоминани  адреса возврата и затем его восстанавлиаанн . Кроме того, оказываетс  невозможной компоновка подпрограмм, объедин ющих мнкS рокоманды, не  вл ющиес  алгорнтмическн (со держательно) с .в занными последовательност ми в других микропрограммах.

Цель изобретени  - уменьшение объема микропрограммной пам ти и увеличение функциональных возможностей устройства микропрограммного управлени .

Это достигаетс  .тем, что устройство микропрограммного управлени  содержит блок управлени  адресами, I - N-входы которого-соединены соответственно с I - N-выходами регистра адресов микрокоманд, состо щего из N-групп разр дов, N + 1-й и N + 2-й входы блока управлени  адресами соединены соответственно с одним из выходов Дешифратора микроопераций и выходом зоны следующего адреса регистра микрокоманд, первый, второй и третий выходы блока управлени  адресами соединены соответственно с вторыми входами блока формировани  адреса, регистра микрокоманд и регистра адресов микрокоманд, третий вход которого соединен с выходом запоминающего блока, а блок управлени  адресами содержит N -f I-разр дный регистр сдвига, выходы 1 - N-разр дов которого соединены соответственно с первыми входами 1 - N элементов И и с соответствующими входами многовходового элемента ИЛИ-НЕ, выход которого соединен с первым входом N + 1-го элемента И, выходы всех N Ч- 1-элементов И соединены через многовходовой элемент ИЛИ с первым выходом блока, второй и третий выходы которого соединены с выходами N -f 1-го разр да регистра сдвига, вторые входы 1 - Ылэлементов И  вл ютс  1 - N-входами блока, вход N -f 1-го разр да регистра сдвига и второй вход N -J- ifo элемента И  вл ютс  соответственно N -f- 1-м и N -Ь 2-м входами блока. Устройство микропрограммного управлени  позвол ет отрабатывать микропрограммы, составленные как в виде микрокоманд, так и в виде последовательности адресов микрокоманд. Это дает возможность значительно сократить объем микропрограммной пам ти и увеличить функциональные возможности устройства в целом за счет того, что в одном слове микрокоман; ы может кодироватьс  последовательность адресов нескольких микрокоманд, которые уже использованы в других микропрограммах . На фиг. 1 приведена принципиальна  схема устройства; на фиг. 2 - структурна  схема блока управлени  адресами. Устройство микропрограммного управлени  содержит дешифратор I микроопераций с выходами 2, регистр 3 микрокоманд с операцион . ной зоной 4 и зоной 5 следующего адреса, регистр 6 адресов микрокоманд, содержащий .Nrrpynn разр дов 7, которые по шинам 8, 9, 10. И подключены к соответствующим входам блока 12 управлени  адресами. К блоку 12 по шине 13 подключены также разр ды зоны 5 (едующего адреса регистра 3 микрокоманд, а по шине 14 - один из выходов 2 дешифратора I микроопераций. Выходы 15 и 16 блока управлени  12 адресами подключены к управл ющим входам регистра 3 микрокоманд и регистра 6 адресов микрокоманд соответственно . Выходы блока 17 формировани  адреса (микрокоманды) по шине 18 подключены к выходу блока 12 управлени  адресами, а по шине 19 - к схемам, вырабатывающим сигналы, кото рые должны вызвать ветвлени  в микропрограммах (на схеме не показаны). Выход блока 17 подключен к входу запоминающего блока 20, причем выход последнего подключен к входам регистра 3 микрокоманд и регистра б адресов микрокоманд. Цифрой 21 обозначена шина, по которой регистр 6 адресов микрокоманд может соедин тьс  с регистрами или главной пам тью зычислительной машины. В качестве регистра 6 адресов микрокоманд может использоватьс  одни из регистров операционного устройства цифровой вычислительной машины. Блок 12 управлени  адресами (см. фиг. 2) содержит N I-разр дный регистр сдвига 22 с N -Ь 1-ым дополнительным разр дом 23, многовходовый элемент ИЛИ-НЕ 24, многоразр дный элемент И 25, многоразр дные элементы И 26 и многовходовый элемент ИЛИ 27. Вход N -f 1-го разр да 23 подключен к шине 14, а пр мой и инверсный выходы - к шинам 15 и 16 соответственно. Единичные выходы остальных N-разр дов подключены к входам элемента ИЛИ-НЕ 24 и к первым входам элементов И 26, к вторым входам которых подключены шнны 8, 9, 10 и П соответственно. Выход элемента ИЛИ-НЕ 24 подключен к первому влоду элемента И 25, к второму входу которого подключена шиНа 13. Выходы всех элементов И 25, 26 подключены к входам элемента ИЛИ 27, имеющего выход 18. Принцип работы устройства заключаетс  в следующем. В первом такте на регистр 3 микрокоманд из запоминающего блока 20 считываетс  микрокоманда . Во втором такте в зависимости от значений разр дов операционной зоны 4 (микрокоманды ) дешифратор 1 микроопераций вырабатывает управл ющие сигналы, которые по шинам 2 поступают в устройства и схемы цифровой вычислительной машины. В этом же такте в блок 52 управлени  адресами по шине 13 из зоны 5 следующего адреса (микрокоманды ) поступает код, определ ющий адрес следующей микрокоманды, который затем передаетс  в блок 17 формировани  адреса. Этот адрес модифицируетс  в зависимости от выполнени  различных логических условий (сигналов на щннах 19) и поступает на адресный вход запоминающего блока 20. На этом цикл выборкн и отработки микрокоманды заканчиваетс . Если в результате отработки микрокоманды на шине 14 не по вл етс  сигнал, то в новом цикле в первом такте блок 12 управлени  адресами по шине 16 вырабатывает сигнал , разрешающий прием на регистр 3 микрокоманд новой микрокоманды, и устройство микропрограммного управлени  работает в дальнейшем по этой же схеме. Если же в результате отработки микрокоманды на шине 14 по вл етс  сигнал, то в первом такте следующего цнкла блока 12 управлени  адресами по шнне 15 вырабатывает сигнал, разрешающий прием новой микрокоманды на регистр 6 адресов микрокоманд. На шине 16 при этом сигнал отсутствует. Микрокоманд, прин та  на регистр 6 адресов микрокоманд, рассматриваетс  как микрокоманда , содержаща  совокупность адресов микрокоманд. Которые должны быть последовательно выполнены. Этн адреса располагаютс  в группах разр дов 7. Обработка микрокоманды , прин той на регистр 6 адресов микрокоманд , заключаетс  в том, что блок 12 уп-. равлени  адресами последовательно выбирает

группы разр дов 7 и передает их в блок 17 формировани  ад{№са. Считываемые микрокоманды поступают в регистр 3 микрокоманд, а затем выполн ютс . Пока все микрокоманды, адреса которых заданы в регистре 6 адресов микрокоманд , не будут отработаны, блок 12 управлени  адресами блокирует выдачу в блок 17 формировани  адреса разр дов зоны 5 следующего адреса. Когда все микрокоманды, заданные регистром адресов микрокоманд 6 отработаны, устройство микропрограммного управлени  продолжает работать по приведенной схеме. Одним из вариантов работы устройства может быть случай, когда наличие сигнала на шине 14 указывает , что следующа  микрокоманда должна быть считана на регистр 6 адресов микрокоманд с внешней информационной, шины 21 (главной пам ти ЦВМ, внешнего ЗУ, операционных регистров процессора и т.д.).

Блок 12 управлени  адресами (см. фиг. 2) работает следуюш,им образод.

В каждом цикле выборки и отработки микрокоманды осушествл етс  сдвиг информации в регистре 22 сдвига. В исходном состо нии значени  всех разр дов регистра 22 равны «О. Отсутствие сигнала на шине 14 дешифратора микроопераций I не измен ет содержимого регистра 22. В результате на первые входы Всех элементов И 26 с выходов разр дов регистра 22 будут поступать сигналы, запрешаюшие передачу информации с шин 8, 9, 0 и И (групп разр дов регистра 6 адресов микрокоманд) через элемент ИЛИ 27 на шину 18. Но при этом элемент ИЛИ-НЕ 24 будет формировать разрешающий сигнал на первый вход элемента И 25, через который по шине 13 будут передаватьс  разр ды адресной части 5 микрокоманд. Нулевой выход дополнительного разр да 23 по шине 16 будет разрешать прием микрокоманды на регистр 3 микрокоманд, а единнчйый выход - запрещать по шине 15 прием микрокоманды на регистр 6. При по влении сигнала на шине 14 дополнительный разр д 23 установитс  в «1, и разрешение приема микрокоманды будет подаватьс  с единичного триггера дополнительного разр да 25 по шине 15 на регистр 6 адресов микрокоманд. Поскольку в этом цикле остальные разр ды равны «О, работать по-прежнему будет элем.ент И 25, но микрокоманда считаетс  на регистр 6 адресов микрокоманд. После этого осуществл етс  сдвиг информации в регистре 22. В результате элемент ИЛИ-НЕ 24 блокирует элемент И 25, но разрешает передачу информации через один из элементов И 26, которые включаютс  после довательно в зависимости от положени  «1 в регистре 22. Элемент И 25 будет заблокирован до тех пор, пока в результате сдвигов регистр 22 снова не обнулитс .

Таким образом, предлагаемое устройство позвол ет отрабатывать микропрограммы, составленные как в виде микрокоманд, так и в виде последовательности адресов микрокоманд. Последнее дает возможность значительно сократить объем микропрограммной Пам ти и увеличить функциональные возможности устройства в целом. Этот эффект достигаетс  благодар  то«у, что в одном слоне микрокоманды кодируетс  последовательность адресов микрокоманд , которые уже использованы в других микропрограммах, кроме того, повышаетс  эффективность метода подпрограмм, так как есть возможность компоновать подпрограммы из микрокоманд, не св занных алгоритмически в других микропрограммах, а также облегчаетс  составление микропрограмм пользователем, поскольку , составл   микропрограммы в адресах микрокоманд базового набора, нет необходимости знать ограничени  на правила составлени  микропрограмм (совместимость микроопераций , временные ограничени  и т.д.).

15

Claims (2)

1. Формула изобретени 

   . Устройство микропрограммного управлени , содержащее запоминающий блок, вход которого соединен с выходом блока формироваНИН адреса, а выход через регистр микрокоманд - с входом дешифратора микроопераций, выходы которого  вл ютс  выходами устройства , регистр адресов микрокоманд, первый вход которого  вл етс  первым входом устройства, вторым входом устройства . вл етс  первый

   вход блока формировани  адреса, отличающеес  тем, что, с целью расширени  функциональных возможностей и сокращени  объема пам ти , оно содержит блок управлени  адресами, 1 - N-входы которого соединены соответственно с 1 - N-выходами регистра адресов микрокоманд , состо щего из N-rpynn разр дов, N + 1-й и N + 2-й входы блока управлени  адресами соединены соответственно с одним из выходов дешифратора микроопераций и выходом зоны следующего адреса регистра микрокоманд , первый, второй и третий выходы блока управлени  адресами соединены соответственно с вторымивходами блока формировани  адреса, регистра микрокоманд и регистра адресов микрокоманд, третий вход которого соединен € выходом запоминающего блока.
2. 2. Устройство по п. 1, отличающеес  тем, что блок управлени  адресами содержит N 4- I-разр дный регистр сдвига, выходы 1 - N-разр дов которого соединены соответственно с первыми входами 1 - N-элементов И

   и с соответствующими входами многовходовото элемента И Л И-НЕ, выход которого соединен с первым входом N + 1-го элемента И, выходы всех N + 1-элементов И соединены через многовходовой элемент ИЛИ с первым выходом блока, второй и третий выходы которого

   соединены с выходами N + Ьго разр да регистра сдвига, вторые входы I - N-элементов И  вл ютс  1 - N-йходами блока, вход N -}- 1-го разр да регистра сдвига и . второй вход N -J. 1-го элемента И  вл ютс  соответственно

   N+ 1-м и N + 2-м входами блока.

   Источники информации, прин тые во нннманне при экспертизе:

   1.Авторское свидетельстгк) СССР Л 291201, кл. G 06 F 9/16, 1969.

   2.Булей Г. Микропрограммирование, М., Мир , 1973., стр. 17, рис, 1.5.

   Vut.J

   «a