SU588561A1 - Ассоциативное запоминающее устройство - Google Patents

Description

(54) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

дешифратора 15 операций. В качестве элементов св зи блоков 2 и дешифраторов 7 используютс  кольцевые сдвиговые регистры 16 на триггерах, выходы которых соединены с соответств)ющими шинами 6 блоков 2. Информационные входы 17 регистров 16 подключены к выходам соответствующих дешифраторов 7, а управл ющие входы 18 св заны с соответствующими управл ющими выходами 19 регистров 11. Регистр 10 разделен на несколько кольцевых сдвиговых регистров.

Работа устройства по сн етс  примером реализации операции сложени . Например, необходимо сложить два двоичных числа - 011 и 101. Первое из этих чисел хранитс  в одном из блоков 2 в виде кода 0000100, который записан в запоминающих элементах, соединенных с одной из шин 3 этого блока, т. е. на пересечении соответствующей разр дной линии и адресной линии с номером 011 хранитс  код «1, а в остальных элементах этой линии хранитс  код «О. Второе число заноситс  в регистр 11. В регистр 9 заноситс  код 111, например с выходов 12 и 13 регистра И через соответствзющие элементы И 14, управл емые от дешифратора 15. На регистр 10 заноситс  )Код маски 110. Сигналы с выходов регистров 9 и 10 через элементы 8 ИЛИ поступают на вход дешифратора 7, что приводит к возбуждению 111, 101, 011, 001 выходов дешифратора 7. Код 10101010 с выходов дешифратора 7 передаетс  на регистр 16 и циклически сдвигаетс  на п ть позиций при подаче п ти импульсов с выхода 19 регистра 11 (регистр 11 в этом случае работает в режиме счетчика) на входы 18 регистров 16. На щине

3блока 2, в котором хранитс  первое слагаемое 00001000, по вл етс  сигнал «О (первый разр д суммы), который через элемент ИЛИ

4передаетс  на регистр 5 (при условии, если четыре сигнала «О воспринимаютс  детектором 1 как «нулевой сигнал). Далее код на регистре 10 циклически сдвигаетс , на выходе дешифратора по вл етс  код 11001100, который также сдвигаетс  регистром 16 на п ть позиций, и на выбранной шине 3 по вл етс  сигнал «О (второй разр д суммы). В третьем такте код на регистре 10 еще раз циклически сдвигаетс , на выходе дешифратора по вл етс  код 11110000, этот код сдвигаетс  регистром 16 на п ть позиций, а на выбранной шине 3 по вл етс  сигнал «О (третий разр д суммы). За три такта обращени  к устройству происходит сложение двух трехразр дных чисел. Числа болыией разр дности

разбиваютс  на группы по несколько разр дов Б соответствии с конфигурацией (числом адресных щин) блоков 2 (в данном примере на группы по три разр да). Переносы между группами определ ютс  с помощью следующей процедуры. В триггера регистров 16 с номерами больше кода на регистр 11 (в данном примере 111, ПО, 101, 100) заноситс  код «1, в соответствии с этим кодом возбуждаютс  шины 6 блоков 2 и на выбранной щине 3 по вл етс  сигнал переноса (в данном примере «О), т. е. перенос в данной группе отсутствует . Сигнал переноса с шины 3 через элемент ИЛИ 4 поступает на регистр 5, с выхода которого он передаетс  на счетный вход регистра 11 следующей (более старщей) группы .

Операци  вычитани  может быть реализована как операци  сложени  при замене второго слагаемого его дополнительным :кодом. Умножение и деление также реализуютс  заменой их последовательными сложени ми и вычитани ми.

Описанное устройство наиболее эффективно дл  запоминающих блоков € непосредственной выборкой (выборкой по системе 2Д).

Claims (1)

1. Формула изобретени 

   Ассоциативное запоминающее устройство, содержащее адресные запоминающие блоки, разр дные щины которых соединены со входами соответствующих детекторов и через элементы ИЛИ первой группы - со входами выходного регистра, а адресные щины - с выходами соответствующих дещифраторов опроса , элементы ИЛИ второй группы, входы которых подключены к выходам регистров опроса и маски, а выходы - ко входам дещифраторов опроса, регистр операнда, информационные выходы которого соединены с одними входами элементов И, другие входы которых подключены к соответствующим выходам дешифратора операций, а выходы - ко входам регистров опроса, отличающеес  тем, что, с целью повышени  быстродействи  при выполнении арифметических операций, оно содерн ит кольцевые сдвиговые регистры по числу дешифраторов опроса, выходы которых соединены с соответствующими адресными щинами запомннающих блоков, информационные входы - с выходами дешифраторов опроса , а управл ющие входы - с соответствующими управл ющими выходами регистра операнда .