SU604033A1 - Ассоциативное запоминающее устройство - Google Patents
Ассоциативное запоминающее устройствоInfo
- Publication number
- SU604033A1 SU604033A1 SU752181752A SU2181752A SU604033A1 SU 604033 A1 SU604033 A1 SU 604033A1 SU 752181752 A SU752181752 A SU 752181752A SU 2181752 A SU2181752 A SU 2181752A SU 604033 A1 SU604033 A1 SU 604033A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- outputs
- register
- code
- inputs
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5057—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination using table look-up; using programmable logic arrays
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8038—Associative processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4804—Associative memory or processor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Computational Mathematics (AREA)
- Computer Hardware Design (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Error Detection And Correction (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Complex Calculations (AREA)
Description
(54) АССОЦИАТИВНОЕЗАПОМИНАЮЩЕЕ УСТРС СТВО
1
Изобретение относитс к запоминающим устройствам.
Известно ассоциативное запоминающее устройство , которое содержит адресные запоминающие блоки, детекторы, дещифраторы опроса , регистр опроса 1.
Недостатком известного устройства вл етс неэффективное использование оборудовани устройства.
Наиболее близким техническим решением к предлагаемому изобретению вл етс ассоциативное запоминающее устройство, содержащее группы адресных запоминающих блоков с адресными и выходными разр дными щинами, организованные в виде пр моугольной матрицы , дещифраторы опроса, выходы которых соединены с адресными щинами запоминающих блоков соответствующей строки матрицы, элементы ИЛИ, выходы которых подключены к входам соответствующих дещифраторов опроса , а входы - к соответствующим выходам триггеров регистра операнда и дещифратора операций, причем регистр операнда выполнен в виде нескольких регистров сдвига, а регистр маски - в виде нескольких кольцевых регистров сдвига по числу строк матрицы запоминающих блоков 2.
Однако быстродействие известного устройства при выполнении логических операций ограничено наличием в устройстве только одного выходного регистра.
Цель изобретени - увеличение быстродействи устройства.
Это достигаетс тем, что устройство содержит сумматоры по модулю два, выходные разр дные щины каждого адресного запоминающего блока в группе, состо щей из двух блоков , соединены с информационными входами сумматоров по модулю два, выходы которых подключены к одноименным разр дным щинам записи другого блока группы, а управл ющие входы сумматоров, информационные входы и входы управлени записью и выборкой запоминающих блоков подсоединены к соответствующим выходам дещифратора операций, входы которого подключены к выходам триггеров регистра операнда.
На чертеже приведена блок-схема устройства .
Оно содержит адресные запоминающие блоки 1 (выполненные, например в виде интегральных микросхем) с адресными щинами 2 и выходными разр дными щинами 3. Блоки 1 организованы в виде пр моугольной матрицы, число строк которой равно числу дешифраторов опроса 4. Выходы дешифраторов 4 соединены с соответствующими шинами 2 блоков 1. Входы указанных дешифраторов 4 соединены с выходами элементов ИЛИ 5, одни входы которых подключены к пр мым или обратным выходам соответствуюш.их триггеров 6 регистра 7 опроса, а другие - к пр мым выходам триггеров 8 регистра 9 маски. Устройство солержпт также элементы И 10, выходы которых присоединены к со6тветствуюи1им входам триггеров б регистра 7. Одни входы элементов И 10 соединены с соответствуюш.ими выходами триггеров 11 регистра 12 операнда, а другие- с управл ющими выходами дешифратора операций 13. Регистр 12 выполнен в виде нескольких независимых регистров 14 сдвига, а регистр 9 - в виде нескольких кольцевых регистров 15 сдвига по числу строк матрицы из блоков 1. Устройство содержит также сумматоры 16 по модулю два. Каждый блок 1 имеет вход 17 управлени записью, вход 18 управлени выборкой, информационный вход 19 и разр дные шины 20 записи по числу шин 3. Блоки 1 каждой строки объединены в группы по два, шины 3 каждого блока в группе соединены с информационными входами сумматоров 16, выходы которых подключены к соответствующи-м шинам 20 другого блока 1 данной группы. Управл ющие входы сумматоров 16 данной строки, а также вхоБлок 1.1 Выходы 0101 1пиныЗ дешифратора 4 шины На вход 17 блока 1.1 подаетс сигнал разрешени считывани (например логический «О), на вход 17 блока 1.2 - сигнал разрешени записи (например логическа «1), на входы 18 обоих блоков - сигнал разрешени выборки и на вход 19 блока 1.2 - сигнал «О. В результате на шинах 3 блока 1.1 по вл ютс считанные сигналы 0101. На общий вход сумматоров 16 блока 1.2 подаетс сигнал «О, что приводит к по влению на шинах записи этого блока сигналов 0101 и записи кода «О на пересечении 2-й и 4-й разБлок 1 Выходы дешиф001 1 Ш ратора 4 ды 17, 18, 19 блоков 1 каждого столбца матрицы 1тодключены к соответствующим выходам дешифратора 13. Входы дешифратора 13 подсоединены к выходам соответствующих триггеров 11 регистра 12. Работу устройства проиллюстрируем на Примере выполнени логических операций в группе , составленной из двух запоминающих блоков 1.1 и 1.2 с восемью адресными шинами 2 и четырьм выходными разр дными шинами 3 (на чертеже этот вариант не показан). Рассмотрим, например, последовательность действий при выполнении операции инвертировани массива чисел, хран щихс в блоке 1.1. Все запоминающие элементы блока 1.2 предварительно устанавливаютс в состо ние «1. В блоке 1.1 хран тс четыре числа 011, 010, 001, 000, записанные на четырех его разр дных лини х в коде «1 на фоне «О. На регистр 15, вл ющийс регистром маски этих блоков, заноситс код ПО, на регистр 14 заноситс код первого операнда 000. Код «О с выхода триггера 11 младщего разр да регистра 14, поступа1Ьщий на входы элементов И 10, используетс дл установки в «О триг-. герое 6 регистра 7. Код опроса 000 и код маски 110, поступа на входы элементов ИЛИ 5 обеспечивают возбуждение четных выходов - 000, 010, 100, 110 дешифратора 4 и соответствующих шин 2 обоих блоков. лок 1.2Блок 1.2 ( до записи)(после записи) И1010 111111 il1010 111111 И1010 И1111 111010 и11Н , р дных линий и четных адресных шин блока 1.2 (запись производитс по коду «1 на шине 20). В следующем такте обращени код на регистре 14 сдвигаетс на один шаг - 000, код на регистре 15 циклически сдвигаетс - 101, что приводит к возбуждению 000, 001, 100, 101 - выходов дешифратора 4. Запись «О в блок 1.2 производитс также как в первом такте - в запоминающие элементы на нересечении возбужденных шин 2 и 20. Блок 1.2 Блок 1.2 {после записи) (дозаписи) 1000 1010 1111 1010 1111 1010 1111 1010 111 шины 20 ООП В третьем такте сдвиг кодов на регистре 14 -- 000 и регистре 15 - 011 приводит к возбуждению 000, 001, 010, 011 Блок 1.1
Выходы деши (|1ратора 4 1111 шины 3
0001 0010 0100 1000 0000
оооо
OfJOO
шины 20 0000
в четвертом такте на регистр 14 заноситс код 111 (обратный коду 000), код на регистре 15 циклически сдвигаетс , - 110, при этом возбуждаютс 001, 011, 101, 11.1 -, выходы дешифратора 4. В п том такте возбуждаютс выходы дешифратора - 010, 011, ПО, 111, в шестом такте - 100, 101, ПО. 111. В результате после выполнени inecToro такта блок 1.2 содержит следующую информацию:
оооо
0000
ОООО
ОООО
1000
0100
0010
0001,
котора в обычном позиционном коде эквивалентна 100. 101, ПО, 111, т. е. обратным кодам исходных чисел в блоке 1.1.
Операци перезаписи чисел в пр мом коде из блока 1.1 в блок 1.2 выполн етс аналогично за одним исключением на вторые входы сумматоров 16 блока 1.2 с выхода деишфратора 13 поступает код «1. ане«0. что приводит к инвертированию ин()ормации, поступаюпгей с шин 3 блока 1.1 на шины 20 блока 1.2.
Операции равнозначности и неравнозначности (суммировани по модулю два) кода первого операнда с содержимым блока 1.1 замен ютс поразр дными операци ми инвертировани и.ж перезаписи в пр .мо.м коде. Если пр мой (обратный) код операнда на регистре 14 содержит «1 («О) в данном разр де, то при выполнении операции равнозначности производитс перезапись в пр мом коде, а при выполнении операции неравнозначности - поразр дное инвертирование содержимого блока 1.1.
Блок 1.2
Блок 1.2 (до записи) (после записи)
0000 0000 0000 ODOO 1000 1100 1010.
Замена «1 на «О приводит к за.мене операции перезаписи на инвертирование.
Claims (2)
1.Авторское свидете.пьство СССР Л 499762, кл. G 11 С 15/00, 1972.
2.Авторское свидетельство СССР .N1 493162, кл. G 11 С 15/00, 1972. выходов дешифратора 4. Запись «О производитс аналогично предыдущим тактам.
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU752181752A SU604033A1 (ru) | 1975-10-28 | 1975-10-28 | Ассоциативное запоминающее устройство |
HU76VI1095A HU178795B (en) | 1975-10-28 | 1976-10-13 | Associative memory |
GB42508/76A GB1527683A (en) | 1975-10-28 | 1976-10-13 | Associative memory |
US05/732,202 US4069473A (en) | 1975-10-28 | 1976-10-14 | Associative memory |
DD7600195460A DD129593A1 (de) | 1975-10-28 | 1976-10-26 | Assoziativspeicher |
FR7632599A FR2330114A1 (fr) | 1975-10-28 | 1976-10-28 | Perfectionnements aux memoires associatives |
JP51129978A JPS599992B2 (ja) | 1975-10-28 | 1976-10-28 | 連想記憶装置 |
DE2649147A DE2649147C2 (de) | 1975-10-28 | 1976-10-28 | Anordnung zum wahlweisen Durchführen von logischen und arithmetischen Operationen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU752181752A SU604033A1 (ru) | 1975-10-28 | 1975-10-28 | Ассоциативное запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU604033A1 true SU604033A1 (ru) | 1978-04-25 |
Family
ID=20634790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU752181752A SU604033A1 (ru) | 1975-10-28 | 1975-10-28 | Ассоциативное запоминающее устройство |
Country Status (8)
Country | Link |
---|---|
US (1) | US4069473A (ru) |
JP (1) | JPS599992B2 (ru) |
DD (1) | DD129593A1 (ru) |
DE (1) | DE2649147C2 (ru) |
FR (1) | FR2330114A1 (ru) |
GB (1) | GB1527683A (ru) |
HU (1) | HU178795B (ru) |
SU (1) | SU604033A1 (ru) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4257110A (en) * | 1977-04-19 | 1981-03-17 | Semionics Associates, Inc. | Recognition memory with multiwrite and masking |
US4376974A (en) * | 1980-03-31 | 1983-03-15 | Ncr Corporation | Associative memory system |
DE3727846A1 (de) * | 1987-08-20 | 1989-03-02 | Vmei Lenin Nis | Assoziative operations-speichereinrichtung |
IT1233215B (it) * | 1989-04-21 | 1992-03-20 | Ist Trentino Di Cultura | Rete elaborativa a nodi, procedimento e macchine per la configurazionedella stessa e relativi impieghi |
US5072422A (en) * | 1989-05-15 | 1991-12-10 | E-Systems, Inc. | Content-addressed memory system with word cells having select and match bits |
GB2533644B (en) | 2014-12-24 | 2017-12-06 | Acergy France SAS | Improving the bending behaviour of mechanically-lined rigid pipe |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2357654C2 (de) * | 1972-11-21 | 1981-10-29 | Aleksej Davidovič Ljubercy Moskovskaja oblast'i Gvinepadze | Assoziativspeicher |
SU499762A1 (ru) * | 1972-11-21 | 1977-08-25 | Предприятие П/Я М-5769 | Ассоциативное запоминающее устройство |
JPS5927037B2 (ja) * | 1973-11-21 | 1984-07-03 | ゲオルギイ ヴイクトロヴイチ ヴイタリエフ | 連想記憶装置 |
US3997882A (en) * | 1975-04-01 | 1976-12-14 | Burroughs Corporation | Content addressable memory system employing charge coupled device storage and directory registers and N/(1-H) counter refresh synchronization |
-
1975
- 1975-10-28 SU SU752181752A patent/SU604033A1/ru active
-
1976
- 1976-10-13 HU HU76VI1095A patent/HU178795B/hu not_active IP Right Cessation
- 1976-10-13 GB GB42508/76A patent/GB1527683A/en not_active Expired
- 1976-10-14 US US05/732,202 patent/US4069473A/en not_active Expired - Lifetime
- 1976-10-26 DD DD7600195460A patent/DD129593A1/xx unknown
- 1976-10-28 DE DE2649147A patent/DE2649147C2/de not_active Expired
- 1976-10-28 FR FR7632599A patent/FR2330114A1/fr active Granted
- 1976-10-28 JP JP51129978A patent/JPS599992B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
FR2330114B1 (ru) | 1978-12-15 |
HU178795B (en) | 1982-06-28 |
FR2330114A1 (fr) | 1977-05-27 |
DE2649147A1 (de) | 1977-05-26 |
US4069473A (en) | 1978-01-17 |
DE2649147C2 (de) | 1985-05-15 |
DD129593A1 (de) | 1978-01-25 |
JPS599992B2 (ja) | 1984-03-06 |
GB1527683A (en) | 1978-10-04 |
JPS5275137A (en) | 1977-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4047008A (en) | Pseudo-random number sequence generator | |
SU604033A1 (ru) | Ассоциативное запоминающее устройство | |
US4549283A (en) | Digital time delay circuit with high speed and large delay capacity | |
US3030019A (en) | Electronic computing machines | |
SU1695394A1 (ru) | Запоминающее устройство с тестовым самоконтролем | |
SU588561A1 (ru) | Ассоциативное запоминающее устройство | |
SU443394A1 (ru) | Устройство дл исследовани св зности сетей | |
SU404129A1 (ru) | СЕМ. Кл. G Не 11/06УДК 681.327.66(088.8) | |
SU1695289A1 (ru) | Устройство дл вычислени непрерывно-логических функций | |
SU1134931A1 (ru) | Устройство дл вывода информации | |
SU1136170A1 (ru) | Устройство дл фиксации трассы выполнени программы | |
SU640300A1 (ru) | Устройство дл хранени и преобразовани информации | |
SU646373A1 (ru) | Ассоциативное запоминающее устройство | |
SU565326A1 (ru) | Посто нное запоминающее устройство | |
SU760188A1 (ru) | АССОЦИАТИВНАЯ МАТРИЦА ПАМЯТИ . ' ...V . 1 ι | |
SU610175A1 (ru) | Ассоциативное запоминающее устройство | |
SU526023A1 (ru) | Запоминающее устройство | |
SU1684812A1 (ru) | Ассоциативное запоминающее устройство с многоформатным доступом к данным | |
SU507897A1 (ru) | Запоминающее устройство | |
SU1336248A1 (ru) | Шифратор | |
SU656057A1 (ru) | Устройство дл перебора сочетаний | |
SU840874A1 (ru) | Устройство дл сопр жени цифровой вы-чиСлиТЕльНОй МАшиНы C пЕРифЕРийНыМи уСТРОй-СТВАМи | |
SU978197A1 (ru) | Ассоциативное оперативное запоминающее устройство | |
SU1167660A1 (ru) | Устройство дл контрол пам ти | |
SU1705874A1 (ru) | Устройство дл контрол оперативных накопителей |