SU1167660A1

SU1167660A1 - Устройство дл контрол пам ти

Info

Publication number: SU1167660A1
Application number: SU833651469A
Authority: SU
Inventors: Александр Иванович Козлов; Анатолий Петрович Васильковский; Владимир Семенович Тверсков
Original assignee: Предприятие П/Я Р-6429
Priority date: 1983-10-03
Filing date: 1983-10-03
Publication date: 1985-07-15

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ, содержащее сумматор по модулю два, блок обнаружени ошибок и регистр сдвига, одни из выходов которого подключены к входам сумматора по модулю два. выход которого соединен с первым входом регистра сдвига, другой выход которого соединен с первым входом блока обнаружени ошибок и вл етс выходом устройства , второй вход блока обнаружени ошибок вл етс информационным входом устройства , отличающеес тем, что, с целью упрошени устройства, в него введены триггер, элемент ЗАПРЕТ и счетчик, выход которого соединен с первым входом триггера, выход которого соединен с первым входом элемента ЗАПРЕТ, второй вход которого подключен к выходу счетчика, а выход - к второму входу регистра сдвига, третий вход элемента ЗАПРЕТ, вход счетчика и второй вход триггера вл ютс управл ющим входом устройства. S

Description

о: |

35

о:

Изобретение относитс к вычислительной технике, а частности к контролю запоминающих устройств (ЗУ), и может быть .|ьз()вано в производстве ЗУ.

Известно устройство, содержащее блок управлени , блок сравнени , регистр адреса, дешифратор, генератор тактовых импульсов, фотосчитывающий механизм, блоки временной селекции и анализа амплитуд и генераторы стробов сигнала и помехи 1.

Недостатком этого устройства вл ютс большие аппаратурные затраты.

Наиболее близким к предлагаемому вл етс устройство дл контрол пам ти, содержандее регистр сдвига, регистр начального состо ни , первый, сумматор по модулю два, группу сумматоров по модулю два, по количеству разр дов регистра сдвига, информационный регистр, схему контрол , регистр адреса, элементы И, регистр маски, причем одни входы регистра сдвига подключены к выходам регистра начального состо ни , выходы информационного регистра подсоединены к схеме контрол , выходы регистров маски подключены к управл ющим входам схем И первой и вт.орой групп соответственно, информационные входы которых соединены с соответствующими выхода ми регистра сдвига, одни входы группы сумматоров по модулю два подключены к выходам соответствующих элементов И второй группы, другие входы группы сумматоров кроме первого подсоединены к выходам предыдунхего разр да регистра сдвига, а выходы - к другим входам регистра сдвига/ выходы элементов И первой группы подключены к входам первого сумматора, выход которого соединен с первым входом I руппы сумматора по модулю два, а выходы произвольных групп разр дов регистра сдвига соединены с входом регистра адреса и информационного регистра. Устройство формирует квадратичные последовательности контрол5 2.

Недостаток его - сложность реализации устройства, объ сн ема большим количеством оборудовани .

Цель изобретени - упрощение устройства .

Ноставленна цель достигаетс тем, что в устройство дл контол пам ти, содержащее сумматор по модулю два, блок обнаружени ошибок и регистр сдвига, одни из выходов которого подключены к входам сумматора по модулю два, выход которого соединен с первым входом регистра сдвига, другой выход которого соединен с первым входом блока обнаружени ошибок и вл етс выxoдo устройства, второй вход блока обнаружени ошибок вл етс информацион ным входом устройства, введены триггер, элемент ЗАПРЕТ и счетчик, выход которого соединен с первым входом триггера, выход которого соединен с первым входом элемента ЗАПРЕТ, второй вход которого подключен к выходу счетчика, а выход - к второму входу регистра сдвига, третий вход элемента ЗАПРЕТ, вход счетчика и второй вход триггера вл ютс управл ющим входом уст5 ройства.

На фиг. 1 изображена функциональна схема устройства дл контрол пам ти; на фиг. 2 - временна диаграмма его работы; на фиг. 3 - функциональна схема элемента ЗАПРЕТ; на фиг. 4 - временна

О диаграмма его работы.

Устройство дл контрол пам ти содержит (фиг. 1) регистр 1 сдвига, сумматор 2 по модулю два, блок 3 обнаружени , ощибок, счетчик 4, триггер 5 и элемент 6 ЗАПРЕТ, причем одни из выходов регистра- 1 сдвига соединены с входами сумматора 2 по модулю два, выход которого соединен с первым входом регистра 1 сдвига, выход которого соединен с первым входом блока 3, второй вход которого соединен с

0 первым входом 7 устройства, выход счетчика

4соединен с первым входом 5, выход которого соединен с первым входом элемента 6 ЗАПРЕТ, второй вхол которого соединен с выходом счетчика 4, а выход 8 - с вторым входом регистра сдвига, третий вход элемента 6 ЗАПРЕТ соединен с входом счетчика 4, вторым входом триггера 5 и управл ющим еходом 9 устройства .

Элемент 6 ЗАПРЕТ содержит (фиг. 3) элемент И 10, триггер 11 и элемент ИЛИ 12, причем первый вход 13 элемента И 10 вл етс первым входом элемента 6 ЗАПРЕТ, а второй вход 14 - вторым входом элемента 6 ЗАПРЕТ.

Рассмотрим работу устройства дл контрол пам ти. Пусть регистр 1 сдвига и счетчик 4 состо т из двух разр дов, значит накопитель контролируемой пам ти (КП) содержит четыре запоминающих элемента пам ти .

В начале работы регистр 1 находитс в

исходном состо нии, а счетчик 4 и триггер

5- в состо нии лог. «О, а контролируема пам ть - в режиме «ЗАПИСЬ. Регистр 1 формирует псевдослучайную М-последовательность X, состо щую из членов: Xi, Х2, Хз, котора записываетс в четыре чейки накопител КП в последовательности, определ емой счетчиком 4, например X|, Х2, Хз, X|. Далее КП переходит в режим «Считывание, а формирование следующего члена Х2 регистром 1 блокируетс с помощью элемента 6 ЗАПРЕТ, тогда регистр 1 формирует последовательность вида Xi-, Х2, Хз, Xi, котора поступает на первый вход блока 3 и используетс в качестве эталонной. После этого КП переходит в режим «Запись и формируетс последовательность: Х2, Хз, Xi

5 Х2.

В третьем цикле «Запись-Считывание формируетс последовательность: Хз, Xi, Х2, Хз, и в четвертом цикле така же, как и в

первом, т. е. если первый цикл «ЗаписьСчитывание соответствует первому состо нию накопител КП, то второй цикл - второму состо нию, третий - третьему, а четвертый - первому и так далее. Учитыва , что исходное (нулевое) состо ние, в которое устанавливаетс КП перед началом работы устройства, получаетс всего 4 состо ни . Каждое состо ни е содержит 4 члена.

Элемент 6 ЗАПРЕТ работает следующим образом.

В исходном состо нии триггер 11 находитс в состо нии лог. «О. На вход 9 поступают импульсы синхронизации. При поступлении на вход 14 элемента И 10 сигнала «Перенос, если устройство находитс в режиме «Запись, в триггер 1 1 записываетс лог. «1, а в следу Ю1цем такте триггер 11 устанавливаетс в прежнее (нулевое ) состо ние и тем самым блокируетс прохождение одного импульса синхронизации на выход 8 элемента 6 ЗАПРЕТ. В режиме «Считывание в триггер 11 не может записатьс лог. «1 и тем самым блокировки не происходит.

По сравнению с прототипом предлагаемое устройство дл контрол пам ти позвол ет с помощью несложных и эффективных средств формировать сложные квадратичные алгоритмы контрол пам ти.

Выход

1 розр ди счетчика 4

Выход

запись триггера 5

Выход 8

XI Х2 КЗ X/ Х2 ХЗ XI

считывание

считыВоиие t-t

Вход 13

Bxttд1f

Выход

зленентаИЮ

Выход траггерй

ВшодВ.

J-L

Claims

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ, содержащее сумматор по модулю два, блок обнаружения ошибок и регистр сдвига, одни из выходов которого подключены к входам сумматора по модулю два, выход которого соединен с первым входом регистра сдвига, другой выход которого соединен с первым входом блока обнаружения ошибок и является выходом устройства, второй вход блока обнаружения ошибок является информационным входом устройства, отличающееся тем, что, с целью упрощения устройства, в него введены триггер, элемент ЗАПРЕТ и счетчик, выход которого соединен с первым входом триггера, выход которого соединен с первым входом элемента ЗАПРЕТ, второй вход которого подключен к выходу счетчика, а выход — к второму входу регистра сдвига, третий вход элемента ЗАПРЕТ, вход счетчика и второй вход триггера являются управляющим входом устройства.