JPS5931096B2 - タイム・オブ・イベント・レコ−ダ - Google Patents

Description

【発明の詳細な説明】 開示の概要 グレイ●コード・カウンタ（ＧｒａｙｃＯｄｅｃＯｕｎ
ｔｅｒ）がクリスタル制御オツシレータによる予定周波
数（Ｐｒｅｄｅｔｅｒｍｉｎｅｄｆｒｅｑｕｅｎｃｙ）
で恒常的に進行され、カウンタ段からの出力がメモリの
所与のワード・ラインに関連する一事象が生じたとき、
該事象発生時に於けるタウンタ内容をそのメモリ・ワー
ド・レジスタに蓄積するようタイゼット・フイルム・メ
モリ・アレイ（ＭＡＴＥＤＦＩＬＭ８ｍｅｍＯｒｙａｒ
ｒａｙ）のデジツト・ラインに与えられるタイム・オブ
・イベント・レコーダ（ＴｉｍｅＯｆｅｖｅｎｔｒｅｃ
Ｏｒｄｅｒ）が開示されている。

タイゼット・フイルム素子の第２のアレイが設けられ、
それはクリスタル制御オツシレータの周波数の固定約数
（Ｆｉｘｅｄｓｕｂｍｕｌｔｉｐｌｅ）で付勢されるデ
ジツト・ラインを持つている。二つの事象の間に経過し
た時間は該メモリから二つのワードを読出すことにより
得られ、そして問題となつている二つの事象に関するカ
ウントの差を確定する。発明の背景本発明は電子的タイ
ミング装置に関し、より詳しくは二つ以上の引続いて生
ずる事象の間に経過した時間を精密に測定する高度に正
確なタイム・オブ・イベント・レコーダに関する。

多くの科学実験に於て、時間の始点（ＡｆｉｒｓｔｐＯ
ｉｎｔｉｎｔｉｍｅ）に関して事象の発生の時間や、二
つの引続き発生する事象であつて現実には殆んと同時的
に起る二つの事象の間の差、即ちそれらの間に経過した
極めて短かい時間つ高度の精確さで測定することが望ま
れる。

例えば、デジタル・コンピユータの如き複雑な電子装置
のテストやデバツグ（Ｄｅｂｕｇ）を行なうに当り、該
システムで用いられている別個の論理アレイの適切な同
期が得られるよう、該システムに現われる二つの引続く
パルス間の経過時間を正確に知ることが屡々望まれる。
また数ケの事象の発生時間を記録し、そして予定時間長
（Ｔｉｍｅｓｐａｎ）内に生じた最初の事象と後に生じ
た多数の事象の内の一つとの間に経過した時間を確定す
ることが屡々必要である。公知の先行技術の構成では、
一般にストップ・ウオツチのアプローチを用いており、
この場合最初の事象が、カウンタに蓄積される恒常的に
生ずるタイミング・パルスの発生源を点孤し、第二の事
象は該タイミング・パルス発生源を消孤し、それ故経過
した時間はカウンタの内容によつて表示される。数ケの
事象が比較されるべき場合には、数ケの同期クロツク源
とカウンタ・パンクズ（ＣＯｕｎｔｅｒｂａｎｋｓ）が
必要となることから、このアプローチはコスト面で不満
足である。本発明は、予定期間に互り複数の事象の発生
時間を記録し、それと共に上記複数の事象の内の任意の
二つの発生の間に経過した時間を表わす数量値を読出す
極めて有効で高度に正確な手段を提供する。

詳述すれば、記述される好ましい具体例に於ては、予定
時間長内に生ずることを条件として、３２ケの別個の事
象の発生時間が記録され得る。該装置は１ナノ秒（１０
−９秒）程度の経過時間間隔が確実に確定できるように
構成されている。該好適な具体例の教示によれば、１６
デジツト・ラインと３２ワード・ラインを持ち得るタイ
ゼット・フイルム蓄積素子の第一のアレイが設けられて
いる。該１６デジツト・ラインに個々的に接続されてい
るのは１６段グレイ・コード・カウンタから成る１段で
あつて、それは温度保償クリスタル制御オツシレータか
らのパルスをその入力として受け取るよう接続されてい
る。該グレイ・コード・カウンタに於けるカウントは、
例えば１０ナノ秒毎に進められ得る。また１０デジツト
・ラインと３２ワード・ラインを有するタイゼット・フ
イルム素子の第二のアレイが含まれており、上記ワード
ラインは第一のアレイに於けるワード・ラインの延長（
ＣＯｎｔｉｎｕａｔｉＯｎ）である。

理解を容易にするために、該蓄積アレイは二つのパート
に分割されていると考えても良いが、実際には二つのア
レイは単一の製造工程で一体に形成され得る。該クリス
タル・クロツクからの出力は第二のアレイに於ける第一
のデジツト・ラインに直接に接続され、引続く各デジツ
ト・ラインは１ナノ秒遅延素子を介して先行デジツト・
ラインに接続されている。従つて、該グレイ・コード・
カウンタの各進行の間に、第二のアレイに於けるデジツ
トラインは１ナノ秒間隔で連続して付勢され、基本クロ
ツク期間を１０ケの均等部分又は時間間隔に分割する。
記録されるべき事象の検出の際、当該事象に関連するワ
ード・ラインが付勢され、第一と第二のアレイに於ける
当該ワード・ラインとデジツト又はビツト・ラインとの
交点に位置する蓄積素子に、ク―レイ・コード・カウン
タの内容及び該カウンタが最近にトグルされて以後経過
した１ナノ秒期間の数に等しい値を記録させる。

後の事象は二つのアレイに於ける他のワード・ラインを
付勢させて、グレイ・コード・カウンタのその時の内容
及びクロツク・パルス期間の約数を蓄積させる。情報を
読出すには、所望のワード・ラインがアドレスされ、読
出し電流がそれに与えられて、並列のデジツト・ライン
上に上記アドレスされたワード・ラインによりリンクさ
れた蓄積素子に蓄積された情報を表わす信号を誘導させ
る。

第一のアレイに於けるデータは第一の出力レジスタに挿
入される。しかる後それは１０ナノ秒を掛けて１０１進
法表示に変換され、そしてその後第二アレイからの約数
カウントの直接１０進法表示をその積に加算されて時間
数を生ずる。このプロセスは第二の事象について反復さ
れ、その答えは第一回の数値から減算されて二つの事象
間の経過時間を表示５する。発明の目的 本発明の主たる目的は、タイム・オブ・イベント・レコ
ードとその表示装置を提供することである。

本発明の他の一目的は、極めて短かい時間間隔を高度の
正確さをもつて測定することのできる経過時間測定装置
を提供することである。

更に他の一目的は、引続く事象の発生の時間を記録し、
各事象が生じた時間を引続き読出して比較し、それらの
間の差が演算され得るような手段を有する経過時間の新
規な測定装置を提供することである。

本発明の更なる一目的は、従来入手可能であつた匹敵す
るコストでそれらの装置に比してはるかに大きい正確さ
と分析能力（Ｒｅ８ＯｌｕｔｉＯｎ）とを与えるため、
タイゼット・フイルム型のメモリ素子の敏速なスイツチ
ング特性を有益に利用する経過時間レコーダ（Ｅｌａｐ
ｓｅｄｔｉｍｅｒｅｃＯｒｄｅｒ）を提供することであ
る。

本発明のその上更なる一目的は、所与の事象の発生時間
のより正確な表示を与えるために基本クロツクにより進
行されるカウンタに於て累積されたカウントに加算され
得る基本クロツク周波数の約数である期間を記録する手
段を提供することである。

本発明のこれら及びその他の目的並びに利点は以下の好
適な具体例の詳細な記述を添附図面を参照して一読する
ことにより明らかとなろう。

好適な具体例の説明第１図を参照すると、本発明の好ま
しい具体例の機構及び構成が模式的なプロツク・ダイヤ
グラムで示されている。

恒常的に生ずる矩形波パルス源はクリスタル制御オッシ
レータ又はクロツク１０によつて与えられており、その
出力は導線１２によりグレイ・コード・カウンタ１４の
入力に接続されている。後の記述からより明確となるよ
うに、グレイ・コード・カウンタ（交番２進コード・カ
ウンタ）は、それがクリスタル・クロツク１０からの進
行パルスの受信の際、一時に一段のみを交番させる特性
を持つので、本発明の応用に最も適している。第２図を
参照すると、第１図のカウンタ１４として用いるのに適
した交番２進コード（グレイ・コード）カウンタのイン
プリメンテイシヨン（ＩｍｐｌｅｍｅｎｔａｔｉＯｎ）
が論理ダイヤグラムで示されている。

第２図にはＡ，Ｂ，Ｃ，Ｄ及びＥの５段しか示されてい
ないが、通常の熟達者にはより大きいモジユールには付
加的な段が付加され得ることが明白であろう。第２図の
カウンタは、各々が一つのトグル入力端子２００ａ，２
０２ａ，２０４ａ及び２０６ａを有する複数の双安定ト
グル型フリップ．フロップ２００乃至２０６を含んでい
る。

最終段（最高ノ順位）はセツト・クリア型フリツプ・フ
ロツプ２０８からなり一つのセツト入力端子２０８ａと
一つのクリア入力端子２０８ｂとを持つている。

フリツプ・フロツプ２００乃至２０８の各々は図示の如
くＡ，Ａ，Ｂ，Ｂ，・・・・・・Ｅ，Ｅと標識を付され
た相補的な信号を般送する一対の出力端子を持つている
。Ａ，Ｂ，Ｃ及びＤの段の各出力端子には一致回路（Ａ
ＮＤゲート）２１０乃至２２４が接続されており、それ
らは便宜上どれがどのフリツプ・フロツプの出力端子に
接続されているかを同定するためにアルフアベツトで表
示されている。例えば、ＡＮＤゲート２１０はＡ段のフ
リツブ・フロツプ２００の真出力端子Ａに接続された第
一の入力端子を持つており、ＡＮＤゲート２１２はＡ段
のフリツプ・フロツプ２００の補出力端子Ａに接続され
た一つの入力を持つている。同様にゲートＢ，Ｂ，Ｃ，
Ｃ，Ｄ及びＤは対応する表示を持つたフリツプ・フロツ
プの出力端子に接続されている。ゲートＡ，Ｂ，Ｃ及び
Ｄの各々の出力端子は隣接するより高順位段の入力端子
に接続されている。

詳述すれば、ゲート２１０からの出力はＢ段のフリツプ
・フロツプの入力端子２０２ａに接続されている。ゲー
ト２１４からの出力はＣ段の入力端子２０４ａに接続さ
れていると云つた具合である。ゲートＡ，Ｂ，Ｃの各々
の出力端子は、それらに隣接するより高順位の段に関連
するゲートの各各の第二人力として接続されている。即
ち、ゲート２１２の出力はゲート２１４及び２１６の第
二人力端子に接続されており、ゲート２１６の出力はゲ
ート２１８及び２２０の第２入力に接続されていると云
つた具合である。最高順位段に隣接する段に関連するＡ
ＮＤゲート（即ちゲート２２２及び２２４）の出力は夫
々最高順位段（Ｅの段）のセツト及びクリア端子２０８
ａ及び２０８ｂに夫々接続されている。第２図のカウン
タ配列には付加的なトグル型フリップ・フロツプ２２６
が含まれており、それは「トラツキング］又はユニツツ
・ドライバ制御フリツプ・フロツプと称される。

該トラツキング・フリツプ・フロツプ２２６はその入力
としてクリスタル制御クロツク１０（第１図）からの出
力を受け取り、また一対の出力端子Ｔ及びＴを持つてい
て、それらはＴ及びＴと表示された一致回路（ＡＮＤゲ
ート）２２８及び２３０の第一人力端子に夫々接続され
ている。これらのゲートの各々への他の入力は、該クロ
ツク回路１０の出力と接続されている。Ｔゲート２２８
からの出力はゲート２１０及び２１２の第二人力端子に
接続されており、Ｔゲート２３０の出力は該カウンタの
最下順位段２００のトグル入力端子２００ａに接続され
ている。グレイ・コード・カウンタ１４の個々の段から
の真出力は導線１６乃至３０により一組のデジツトドラ
イバ３２に与えられる。

デジット・ドライバ３２は増幅回路であつて、それはグ
レイ・コード・カウンタ１４の個々の段からの出力に応
答して、所与のデジツト・ドライバが接続されている特
定のカウンタ段の２進状態に応じて正又は負の電流をそ
れらの出力端子に与える。該デジット・ドライバ３２の
出力端子は、破線の枠５０によつて囲まれた第一のワー
ド構成メモリ・アレイ（ＷＯｒｄＯｒｇａｎｉｚｅｄｍ
ｅｍＯｒｙａｒｒａｙ）のデジツト／センス・ライン３
４乃至４８に個々的に接続されている。該メモリ・アレ
イ５０は様々なコンポーネント、例えば半導体装置、ト
ロイダル磁気コア等で構成され得るかも知れないが、本
発明の好ましい具体例に於ては、該メモリ・アレイ５０
ばタイゼット・フイルム゛と呼ばれるメモリ素子を用い
て作られている。

斯かる素子の製造法及び作動態様は、本願発明の譲受人
に譲渡されているモーガン等の米国特許第３４７０５４
８号並びに上記モーガン等の特許で言及された他の特許
及び出願に詳細に記述されている。第１図に示したよう
に、ワード構成メモリ・アレイ５０は、垂直方向に延び
ている複数のデジツト／センス・ライン３４乃至４８と
、水平方向に延びている複数のワード・ライン５２乃至
６８とを含んでおり、ラード・ラインとデジツト／セン
ス・ラインとの各交点には円７０によつて図式的に表示
されたタイゼット・フイルム蓄積素子が存在する。

当該技術分野に於て公知であるように、デジツト電流と
ワード電流とを同時に与えることによつて情報はタイゼ
ット・フイルム素子に投入され、該素子の最終的な２進
状態は、ワード電流のターン・オフ又は減垂時（Ｆａｌ
ｌｔｉｍｅ）と同時にデジツト／センス・ラインに与え
られたデジツト電流の極性によつて決定される。

デジツト電流がデジツト・ドライバ３２によつてデジツ
ト／センス・ライン３４乃至４８に与えられるのと同様
に、ワード電流は、参照数字７２によつて概括的に示さ
れているワード駆動回路によつてワード・ライン５２乃
至６８へ与えられる。

ワード・ドライバ７２はワード・ライン５２乃至６８の
各々について一つあるが、それらはライン７４乃至９０
上の入力信号に応答して関連するワード駆動線５２乃至
６８上に電流インパルスを生ずる。デジツト／センス・
ライン３４乃至４８は、９２で概括的に示された個々の
感知増幅器の入力端子に個々的に接続された出力端子を
有する。

読出し動作の間、感知増幅器９２はデジット／センス・
ライン３４乃至４８上に含まれている信号を一定レベル
に増幅し、それによつてこれら感知増幅器からの結果的
出力が利用され得るようにするのに役立つ。第１図に於
て、該感知増幅器はデイスプレイ・レジスタ９３に出力
を与えている。読取り動作を行なうために、読取り制御
回路９４が設けられており、それは導線９６によつてワ
ード・ドライバ７２へ接続されている。該読取り制御回
路は、通常のアドレス翻訳回路を含んでおり、それによ
つてワード・ドライバの組７２の内の何れか一つをそれ
と関連するワード・ライン５２乃至６８上に読取パルス
を生ずるために選択することができる。ワード・ライン
５２乃至６８の一つへ読取りパルスを与えることは、当
該選択されたワード・ラインと関連するタイゼット・フ
イルム素子の全てをスイツチするのに役立ち、そのスイ
ツチングはデジツト／センス・ライン３４乃至４８の各
々に信号を誘導し、その誘導された信号の極性は選択さ
れたワード・ラインと幾つかのデジツト・ラインとの交
点に存在する蓄積素子のその時の２進状態を表わしてい
る。クリスタル・クロツク１０からの出力はまた導線９
８によつて１００で示されている“ユニッツ・ドライバ
制御゛と呼ばれる回路へも接続されている。

該ユニツツ・ドライバ制御は第２図のトラツキング・フ
リツブ・フロツプ２２６であつて良い。該ユニツツ・ド
ライバ制御１００は二つの出力１０２及び１０４を持つ
ている。出力ライン１０２はグレイ・コード・カウンタ
１４へ接続され、その複数段のための付勢信号として役
立つ。出力ライン１０４は、デジツト・ドライバ１０６
へ直接に接続され、そして又概括的に１０８で示された
一連の遅延線の入力にも接続されている。該遅延線に沿
つた各タツプ１１０乃至１２６は対応するデジツト・ド
ライバ１２８乃至１４４への一人力として接続されてい
る。該デジツト・ドライバ１０６及び１２８乃至１４４
は、３２で概括的に示したデジツト・ドライバと全ての
面で同等であり得る。デジツト・ドライバ１０６及び１
２８乃至１４４は、破線の枠１６６で囲まれた第二のワ
ード構成メモリ・アレイのデジツト／センス・ライン１
４６乃至１６４へのデジツト電流入力を与える。

該アレイ１６６はアレイ５０と同様に、此の好適な具体
例に於てはタイゼット・フイルム型の蓄積素子で構成さ
れている。アレイ１６６のワード・ラインは、アレイ５
０を通つているワード・ライン即ち５２乃至６８の延長
である。デジツト／センス・ライン１４６乃至１６４の
各々は、１６８で概括的に示された一連の感知増幅器へ
の一人力として接続されている出力端子を持つており、
感知増幅器は蓄積アレイ１６６を通つているデジツト／
センス・ラインの各々についてｉつずつ存在する。

感知増幅器１６８からの個個の出力は１０進カウンタ・
レジスタ１７０の個個の段に接続されている。以上に本
発明の好適な具体例の構成が詳細に記述されて来たが、
次にその作動能様について述べる。

第３図に示した波形は、その作動態様の理解を助けるた
めに用いられる。動作 １０ナノ秒毎にクリスタル・クロツク１０は第３図の一
番上の波形で示されたような短期間のクロツク・パルス
を発する。

これらのクロツク・パルスはグレイ・コード・カウンタ
１４に関連するトラツキング・フリツプ・フロツプ２２
６へ導線１２によつて与えられる。グレイ・コード・カ
ウンタの全ての段は最初は″０”状態にセツトされてい
るので、ゲート２３０は付勢されている。従つて最初の
パルスがクロック源１０から得られたとき、それは付勢
されたゲート２３０を直通してＡ段のフリツプ・フロツ
プ２００のトグル入力端子２００ａに至り、それを６Ｆ
゛状態にスイツチさせる、該クロツク・パルスはまたト
ラツキング・フリツプ・フロツプ２２６にも直接に与え
られてそれをも゛１”状態に変える。従つて第一パルス
の後Ａ段のフリツプ・フロツプ及びトラツキング・フリ
ツプ・フロツプはセツトされ、残余のＢ，．ＣｌＤ及び
Ｅ段のフリツプ・フロツプは″Ｏ゛状態に留まる。ゲー
ト２２８及び２１０は付勢される。１０ナノ秒の後、第
二のクロツク・パルスが生じ、付勢されたゲート２２８
及び２１０を通過してＢ段のフリツプ・フロツプ２０２
の入力端子２０２ａヘトグル・パルスを与え、Ｂ段を゛
１゛状態に変える。

該第二のクロツク・パルスはまた直接にトラツキング・
フリツプ・フロツプ２２６へも与えられて、それを゛Ｏ
゛状態に逆戻りさせる。３０ナノ秒時点で生ずる第三の
クロツク・パルスは、トラツキング・フリツプ・フロツ
プ２２６がクリアされたとき付勢されているゲート２３
０を通過してＡ段のトグル入力端子に至り、Ａ段を“１
゛から゛０゛に変える。

第四のクロツク・パルスはＣ段を゛１”状態に変え、以
下同様となる。該カウンタの動作を要約すれば、トラツ
キング・フリツプ・フロツプ２２６とその関連するゲー
ト２２８及び２３０とは、フリツプ・フロツプＡ及至Ｄ
の状態によつて設定される通りゲート２１０乃至２２４
の付勢状態に依存して該カウンタの第一の段並びに残余
のゲートヘクロツク・パルスを交番的に送るのに役立つ
。ゲート２１２，２１６，２２０及び２２２が付勢され
ているとき、ゲート２２８を通過するクロツク・パルス
はＥ段を“１゛状態にセツトし、ゲート２１２，２１６
，２２０及び２２４が付勢されているとき、ゲート２２
８を通過したクロツク・パルスはＥ段のフリツプ・フロ
ツプを゛０”状態にクリアさせる。斯くて５段のカウン
タについて、クロツク・パルスが与えられたとき、各段
に記録されたカウントは次の第１表に記載した通りとな
る。

第１図に示された導線１６乃至３０は、第２図に示され
たグレイ・コード・カウンタの個々の段の真出力端子Ａ
，Ｂ，Ｃ等に接続されている。

斯くして、それらは複数のカウンタ段の現在の状態に依
存して２進値の何れか一方の信号を常に持つている。こ
れらの出力ライン１６乃至３０は−組のデジツト・ドラ
イバに入力として接続されており、斯かるデジツト・ド
ライバ３２は該カウンタ１４の複数段の各々に関して一
つある。該デジツト・ドライバは増幅器であつて、それ
はそれへの入力信号の２進状態に依存してその出力に正
又は負の極性の信号を与える。第３図で゛グレイ・コー
ド・デジツト・ドライバ’’と表示された波形はクロツ
ク・パルスがカウンタ１４に与えられるとき時間の函数
として多数の同定された段からの出力信号を表わす。該
デジツト・ドライバからの出力は、該デジット・ドライ
バ出力信号の極性によつて決定される方向に該デジツト
／センス・ライン３４乃至４８に電流を流す。クリスタ
ル・クロツク１０からのクロツク・パルスはまた導線９
８によりユニツト・ドライバ制御回路１００に与えられ
る。

該ユニツツ・ドライバ制御は第２図のトラツキング・フ
リツプ・フロツプ２２６として考えることができる、従
つて、１０ナノ秒クロツク・レートを仮定すれば、その
出力は１０ナノ秒毎に状態が逆転するパルス・パターン
を持つ。このパルス・パターンは第３図に波形２３２に
よつて示されている。ユニツツ・ドライバ制御回路１０
０からの出力は導線１０４によつて該アレイ１６６に於
けるタイゼット・フイルム蓄積素子の最左欄と関連する
デジツト・ドライバ１０６に与えられる。該デジット・
ドライバ１０６は、デジツト・ドライバ３２と同様であ
つて、デジツト／センス・ライン１４６に電流パルスを
与え、その極性は該ドライバ１０６に与えられる入力信
号の２進状態に依存する。該ユニツト・ドライバ制御１
００からの出力はまた、１０８によつて概括的に示され
たマルチ・タツプ遅延線にも与えられる。

こ匁に記述される好適な具体例に於ける遅延線の各部分
は、当該部分に与えられた信号に１ナノ秒の遅延を導入
するよう設計されている。従つて、導線１０４により与
えられたパルスは、該ラインの全長を通過する（Ｐａｓ
ｓｉｎｇｄＯｗｎ）間に総計９ナノ秒遅延される。各増
分遅延素子の出力タツプには導線１１０乃至１２６が与
えられており、それらはその遅延された出力をデジツト
・ライン・ドライバ１２８乃至１４４の対応する組に与
えるのに役立つ。これらのドライバは先に述べたものと
同様であり、関連するデジツト／センス・ライン１４８
乃至１６４に電流を与え、その極性は関連するドライバ
回路へ与えられる入力信号の２進状態によつて決定され
る。第３図で６ドライバ１２８〜１４４゛と表示された
波形１乃至９は、該トラツキング・フリツプ・フロツプ
（ユニツツ・ドライバ制御）からの出力が次第に遅延さ
れる態様を示している。

マルチ・タツプ直列遅延線と関連するドライバとを設け
ることによつて、与えられた入力信号は実際１０ケの均
等部分に分割されることに留意されたい。斯くて、１０
ナノ秒のクロツク・レートの場合、該トラツキング・フ
リツプ・フロツプからの出力は１０ケの１ナノ秒インタ
ーバルに分割され、斯くてトラツキング・パルスを有効
に１０進化する。後により明確に示されるように、メモ
リ・アレイ１６６は、トラツキング・パルスがグレイ・
ヨード・カウンタに与えられるのに引続いて、１ナノ秒
インターバルの数を表す量を蓄積することが可能にさせ
られる。斯くして、該メモリ・アレイ１６６とそれに関
連するデジツト／センス・ドライバは、該延線１０８を
介して該トラッキング・デジツトに接続されるとき、グ
レイ・コード・カウンタ１４に蓄積されたカウントに対
して副尺として作用する。データをタイゼット・フイル
ム・メモリ・アレイ５０及び１６６に記録するには、ワ
ード・ライン５２乃至６８の内の一つにワード電流を与
えると共に、同時的にデジット・ドライバ３２，１０６
及び１２８乃至１４４からの出力を与えることが必要で
ある。

タイム・オブ・イベント・レコーダとして動作するとき
、事象入力・ライン７４乃至９０は個々的に外部センサ
（図示せず）と接続されており、それらはこれらのライ
ンの一つと関連する所与の事象の発生の際にライン７４
乃至９０の内の一つを付勢する。事象信号が、ライン７
４乃至９９の内の一つに与えられると、それに関連する
ワード・ドライバ７２を付勢し、そしてそれは順次ワー
ド・ライン５２乃至６８の内の所与の一つにワード電流
を与え、それはメモリ・アレイ５０及び１６６の所与の
列に於けるタイゼット・フイルム素子の全てを誘導的に
リンクする。メモリ・アレイ５０内の付勢されたワード
・ラインと関連するタイゼット・フイルム素子は事象が
発生した時にグレイ・コード・カウンタ１４内に存在す
る情報を蓄積する。メモリ・アレイ１６６内の此と同一
のワード・ラインと関連するタイゼット・フイルム素子
は、クリスタル・クロツク１０から最近にクロツク・パ
ルスか与えられてから経過した１ナノ秒時間間隔の数を
表わす数値を蓄積する。例えば、直前のクロツク・パル
スが与えられてから７ナノ秒経過したとすれば、ドライ
バ１２８乃至１４０は第一の極性のデジツト電流を生じ
、一方デジツト・ドライバ１４２及び１４４は反対極性
のデジツト電流を生ずる。所与の事象の発生時間に関す
る情報を読出すには、Ｑケから成る１群のアドレス表示
信号が外部源（図示せず）から読取制御回路９４へ与え
られて、該アドレス表示信号のビツト順列により決定さ
れる２Ｑワード・ドライバ７２の内の特定の一つを択一
的に選択する。選択されたワード・ドライバは選択され
たワード・ライン５２乃至６８にワード電流を与えて、
選択されたワード・ラインに関連するタイゼット・フイ
ルム素子７０をスイツチさせる。このスイツチ動作はデ
ジツト／センス・ライン３４乃至４８及び１４６乃至１
６４に信号を誘導し、それらは感知増幅器９２及び１６
８によつて増幅され、選択されたワードが出力レジスタ
９３及び１７０に投入されるようにさせる。所望の情報
が出力レジスタ９３に入ると、それはグレイ・コードか
ら１０進コードに変換するための他の論理回路（図示さ
れていないが、当業技術では公知である）によつて操作
されて、それにより予定のスタート時点と問題の事象が
生じた時間との間に経過した時間の大まかな表示（Ｇｒ
ＯｓｓｉｎｄｉｃａｔｉＯｎ）を生ずる。この値に装置
１７０に記録された変換されていない１０進値（Ｄｉｒ
ｅｃｔｄｅｃｉｍａｌａｌｕｅ）が加算されて精密な時
間表示を生ずる。二つ以上の事象間に経過した時間は、
メモリ・アレイ５０及び１６６に於けるワードを次々に
読出し、変換し、一時保持レジスタに蓄積し、しかる後
蓄積された数について減算を行なう。読出し動作の間、
ワード・アドレス機能が行なわれているとき読出し制御
回路９４は、デジツト・ドライバ３２，１０６及び１２
８乃至１４４からの出力を滅勢する。

この滅勢動作はライン３４乃至４８及び１４６乃至１６
４をデジツト，駆動ラインではなしにセンス・ラインに
有効に変換し、電流入力データが読出したいワードを妨
害するのを防止する。第２図に示されたグレイ・コード
・カウンタは現実に直列であり、様々なゲートの信号が
フリップ・フロツプとゲートの連鎖を波絞の如くに波及
することを可能にしている。

多数のカウンタ段がカスケード（Ｃａｓｃａｄｅ）され
る場合には、該カウンタの遅延時間はタイゼット・フイ
ルム・アレイ５０及び１６６の高速スイツチング特性が
無駄になり、該システム全体の性能が低下する。第４図
は、グレイ・コード・カウンタの別の設計を示しており
、それはその構成がより並列的であつて、従つて第２図
に示された配列よりもより高速の動作に適応することが
できる。第４図を参照すると、グレイ・コード・カウン
タを実現するための論理図が示されている。

該カウンタは破線の枠３００で囲まれたトラッキング段
と、破線の枠３０２で囲んで示した四つのカウンタ段と
を含んでいる。該カウンタ段並びにトラッキング段との
各々は、二元主従フリツプ・フロップ（Ｄｕａｌｍａｓ
ｔｅｒ−ＳｌａｖｅｆｌｌｐｆｌＯｐ）を含んでいる。
詳述すれば、該トラツキング段は第一と第２の交叉接続
された０Ｒゲ一を含む主フリツプ・フロツプ（Ｍａｓｔ
ｅｒｆｌｉｐｆｌＯｐ）３０４を含み、それは相対的に
低の入力信号に応答して相対的に高の出力信号を生ずる
。両入力が同時に高であれば、その出力は低である。ゲ
ート３０６は該フリツプ・フロツプの６セツト′２側で
あり、ゲート３０８は１クリア゛２側であると考えるこ
とができる。フリツプ・フロツプ３０４の１セット側に
はＮＡＮＤゲート３１０が、１クリア”側にはＮＡＮＤ
ゲート３１２が関連づけられている。

フリツプ・フロツプ３０４には第二のフリツプ．フロツ
プ３１４が従属（Ｓｌａｖｅ）しており、それもまた交
叉接続された０Ｒゲートを含んでいる。フリツプ・フロ
ツプ３０４の１セツト”側からの出力と、フリツプ・フ
ロツプ３１４の゛セット側との間にはＮＡＮＤゲート３
１６が配置されている。同様に、フリツプ・フロツプ３
０４の゛クリア゛側はＮＡＮＤゲート３１８によつてフ
リップ・フロツプ３１４の“クリア”側に接続されてい
る。両ゲート３１６及び３１８は、バス３２０にΦ１ク
ロツク信号が与えられることにより同時的に付勢される
よう適合されている。フリツプ・フロツプ３１４の６セ
ット側からの出力はＴ。出力として同定され、一方この
フリツプ・フロツプの“クリア゛側からの出力はＴ。と
して同定される。これら二つの出力ラインは導線（図示
せず）により対応する表示を付した入カライン−戻し接
続されてゲート３１０及び３１２へ至り、それらは導線
３１９上のΦＯクロツク信号によつて同時的に付勢され
得る。該グレイ・コード・カウンタのトラツキング段３
００の動作は次の如くである。

フリツプ・フロツプ３０４及び３１４が共々セツト状態
であると仮定しよう。

斯くして、フリップ・フロツプ３１４からのＴ。出力は
０Ｒゲート３０６からの出力と同様に高である。仮定さ
れた条件の下で、フリツプ・フロツプ３１４のＴ。出力
は低であり０Ｒゲート３０８からの出力も又然りである
。入力ライン３１９に与えられるΦ０クロツク信号が高
になると、ＮＡＮＤゲート３１２は充分に付勢され、フ
リツプ・フロツプ３０８の“クリア゛側に低入力を生ず
る。ゲート３０８への他の入力は仮定条件に於て高であ
り、従つて０Ｒゲート３０８は低信号を出力し、そして
それは０Ｒゲート３０６の入力にフイード・バツクされ
るとき、それに低信号を出力させ、そしてそれはゲート
３０８の出力をラツチすべくフイード・バツクされる。
従つて、Φ０クロツク・パルスを与えるとフリツプ・フ
ロツプ３０６の状態を反転させ、０Ｒゲート３０８は高
信号を出力し、一方０Ｒゲート３０６は低信号を出力す
ることが理解され得る。続いて、正クロツク・パルスが
Φ１入力端子に与えられ、導線３２０を介してＮＡＮＤ
ゲート３１６及び３１８の入力に与えられる。このクロ
ツク・フエイス（ＣｌＯｃｋｐｈａｓｅ）の間、ゲート
３１８のみがその両入力に同時的に高信号を持ち、従つ
て、それは低信号をフリツプ・フロツプ３１４の”クリ
ア゛側に出力する。この低信号は４クリア゛側からの出
力を高にさせ、そしてこの信号が゛セツト”側の０Ｒゲ
ート（ＴＯと表示）にフイード・バツクされるとき、該
フリツプ・フロツプは出力ラインＴ。上の低信号及び出
力ラインＴ。上の高信号とによつてラツチされる。Φ０
及びΦ１クロツク信号を反復して与えると、該トラツキ
ング・フリツプ・フロツプの主及び従ユニツトは交番的
に状態をスイツチさせる。破線の枠３０２によつて囲ま
れた四つのフリツプ・フロツプは同様に構成されており
、フリツプ・フロツプの主バンクはＢ。

，Ｂｌ，Ｂ２及びＢ３と表示され、一方フリツプ・フロ
ツプの従ランクはＡＯ，Ａｌ，Ａ２及びＡ３と表示され
ている。これらのフリツプ・フロツプの様々な相互接続
関係を詳細に説明するよりは、主ランク・フリツプ・フ
ロツプをセツトし及びクリアするための関係をブール等
式（ＢＯＯｌｅａｎｅｑｕａｔｉＯｎｓ）を用いること
により説明する方がより好都合であり、ΦＯクロツク期
間の間に、該Ｂ段は同時的にセツト又はクリアされ、Φ
１クロツク期間の間に従段Ａは同時的にセツト又はクリ
アされると云うことを理解されたい。次の第表は段Ｂ。
，Ｂｌ，Ｂ２及びＢ３が如何なる条件の下にセツトされ
またはクリアされるのかを記載している。第４図に示さ
れたグレイ・コードのモジユラスは、付加的なモジユー
ル又は四つの主従フリツプ・フロツプ・ユニツトの複数
群を追加することにより、更に拡張され得る。

次のモジールの最下順位段Ａ４及びＢ４のみが説明を簡
略にするために示されている。ΦＯクロツク入力信号を
受け取る他に、ゲート３２１及び３２２はＢ４フリップ
・フロツプのセツト及びクリア側と夫々関連されていて
、導線３２４上の信号をも受け取り、それは四つのより
下順位の従フリツプ・フロツプＡ３，Ａ２，Ａｌ及びＡ
Ｏとトラツキング段ＴＯの論理状態の関数である。斯く
て、段Ｂ４は、ΦＯクロック信号が生じたとき、段Ａ３
がセツトされ、段Ａ２，Ａｌ及びＡ。並びにＴ。が同時
的にクリアされていれば段Ｂ４はセツトされる。段５，
６及び７（図示せず）は、モジユール３０２の段１，２
及び３と同様に構成されているが、図示された態様でそ
れらに与えられた信号ＴＯを持つているのではなくて、
与えられた信号ＴＯを持つであろう点に於て異なつてい
る。

この最後に記載した信号が高であるような条件はＮＡＮ
Ｄゲート３２６への入力上の表示から容易に推考され得
よう。また該図面から、どのように該カウンタの該モジ
ユラスが、更に他の四段のモジユール即ち段８，９，１
０及び１１を付加することによつて更に拡大され得るか
も明らかであろう。第４図のカウンタを第１図のシステ
ムに組み込むには、従フリツプ・フロツプＡ。

Claims (1)

1. 【特許請求の範囲】 １ 下記を組合わせて持つているイベント・レコーダ（
   ａ）周期Ｔのタイミング・パルスを恒常的に生ずるタイ
   ミング・パルス源、（ｂ）上記タイミング・パルスを受
   取るよう上記源に接続された複数の双安定段を有するカ
   ウント手段であつて、上記カウント手段は、上記タイミ
   ング・パルスの各１ケを受け取つたとき、一回に上記複
   数の段の内の一つのみが第一状態から第二状態へトグル
   されるように相互接続された複数の双安定段を含んでい
   る上記カウント手段、（ｃ）Ｎケのデジット／センス・
   ラインと交叉しているＭケのワードラインと、上記Ｍ×
   Ｎケの交点の各々に位置する情報蓄積素子とを有する第
   一のワード構成メモリ・アレイ、（ｄ）Ｐケのデジット
   ／センス・ラインと交叉しているＭケのワード・ライン
   と、上記Ｍ×Ｐケの交点の各々に位置する情報蓄積素子
   とを有するメモリ・アレイであつて、物理的には該第一
   のアレイの一部であり得るところの第二のワード構成メ
   モリ・アレイ、（ｅ）上記第一と第二のメモリ・アレイ
   の上記Ｍケのワード・ラインを直列に接続する手段、（
   ｆ）上記第一のメモリ・アレイの上記Ｎケのデジット／
   センス・ラインを個々的に上記カウント手段の複数の双
   安定段に接続しており、第一の状態にある上記双安定段
   と関連する上記Ｎケのデジット／センス・ラインへ第一
   の極性の電流を与え、第二の状態にある上記双安定段と
   関連する上記Ｎケのデジット／センス・ラインへ第二の
   極性の電流を与えるデジット電流駆動手段、（ｇ）更な
   るデジット電流駆動手段と遅延手段とを有し、上記タイ
   ミング・パルスを上記第二のメモリ・アレイの上記Ｐケ
   のデジット／センス・ラインに順次に接続する手段、（
   ｈ）一つの事象の発生に応答して上記Ｍケのワード・ラ
   インの一つに電流パルスを与え、それによつて上記第一
   と第二のアレイの上記Ｍケのワード・ラインの内の上記
   一つと上記Ｎケ及びＰケのデジット／センス・ラインと
   の交点に位置するメモリ素子に上記カウンタ手段に含ま
   れている瞬間値と、上記源から上記カウント手段へ恒常
   的に発生する最近のタイミング・パルスが与えられてか
   ら経過した時間を表わす値とを蓄積するところの上記手
   段。 ２ 特許請求の範囲第１項記載の装置であつて、上記Ｍ
   ケのワード・ラインの何れか一つと関連する素子に蓄積
   された情報を読出す手段を更に含んでおり、上記読出し
   手段は、（ａ）Ｑケの入力ラインとＭケの出力ラインを
   有し、上記入力ラインは２＾Ｑ＝Ｍケの出力ラインの一
   つを択一的に付勢するための信号を表わすアドレスを受
   取るよう適合されているところのアドレス・デコーダ手
   段、（ｂ）上記Ｍケの出力ラインを上記Ｍケのワード・
   ラインへ接続する読出し電流駆動手段を有する手段、（
   ｃ）上記読出し電流駆動手段及び上記デジット電流、駆
   動手段に接続されており、読出し電流パルスを上記Ｍケ
   の出力ラインの内の上記択一的に付勢された一つへ接続
   されている上記Ｍケのワード・ラインの内の一つへ与え
   、そして上記デジット電流駆動手段を禁止するところの
   読出し制御手段、（ｄ）上記読出し電流パルスが与えら
   れた瞬間に上記Ｎケ及びＰケのデジット／センス・ライ
   ンに誘導された信号を少なくとも一時的に蓄積するため
   に上記第一と第二のメモリ・アレイの上記Ｎケ及びＰケ
   のデジット／センス・ラインに接続された出力手段、と
   を含んでいるイベント・レコーダ。 ３ 特許請求の範囲第１項記載の装置であつて、上記第
   一と第二のワード構成メモリ・アレイは各各可磁化メモ
   リ素子を含んでいるところのイベント・レコーダ。 ４ 特許請求の範囲第１項記載の装置であつて、上記可
   磁化メモリ素子がメイテッド・フィルム型のものである
   ところのイベント・レコーダ。 ５ 特許請求の範囲第１項記載の装置であつて、上記カ
   ウント手段がグレイ・コード・カウンタであるところの
   イベント・レコーダ。 ６ 特許請求の範囲第１項記載の装置であつて、上記遅
   延手段は直列に接続されたＰ−１ケの信号遅延素子を含
   み、上記遅延素子の各々は上記周期Ｔの予じめ定められ
   た約数である遅延期間を持つているところのイベント・
   レコーダ。 ７ 特許請求の範囲第６項記載の装置であつて、上記Ｐ
   −１ケの上記デジット／センス・ラインは上記Ｐ−１ケ
   の信号遅延素子の各々の出力と個々的に接続されており
   、残余の一つのデジット／センス・ラインは上記タイミ
   ング・パルス源に直接に接続されているところのイベン
   ト・レコーダ。 ８ 特許請求の範囲第７項記載の装置であつて、Ｐ＝１
   ０であるところのイベント・レコーダ。 ９ 特許請求の範囲第８項記載の装置であつて、Ｎ＝１
   ６であるところのイベント・レコーダ。 １０ 特許請求の範囲第２項記載の装置であつて、上記
   出力手段は、（ａ）各々が上記第一と第二のアレイのデ
   ジット／センス・ラインに接続されている第一と第二の
   多段蓄積レジスタと、（ｂ）上記第一の蓄積レジスタの
   出力に接続されたグレイ・コードを１０進コードに変換
   する回路と、を含んでいるところのイベント・レコーダ
   。