SU1705874A1 - Устройство дл контрол оперативных накопителей - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при контроле полупроводниковых оперативных запоминающих устройста динамического типа. Устройство подключаетс  к ОЗУ 1 и содержит счетчик 2, дешифратор 3, элемент И4, элемент 5 задержки, первый триггер 6, первый мультиплексор 7, коммутатор 8, второй мультиплексор 9, генератор 10 псевдослучайных последовательностей, сумматор 11 по модулю два, анализатор кодов 16, генератор 17 импульсов, элемент ИЛИ 19, элемент НЕ 20, второй триггер 21, сумматор 22 по модулю два, одновибратор 23. В устройстве предусмотрена возможность задани  любого начального состо ни  генератора псевдослучайных последовательностей импульсов, что позвол ет проводить тестирование ОЗУ в услови х ее работы максимально приближенных к реальным, что повышает достоверность контрол  и надежность устройства. 3 ил. с L ч о ел 00 х|

Description

Изобретение относитс  к области вычислительной техники и может быть использовано при контроле полупроводниковых оперативных запоминающих устройств (ОЗУ) динамического типа.

Цель изобретений - повышение достоверности контрол .

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - временные диаграммы работы устройства в режиме контрол ; на фиг. 3 - вариант схемы одной из возможных реализаций генератора псевдослучайных последовательностей,

Устройство подключаетс  к ОЗУ 1 и содержит двоичный счетчик 2, дешифратор 3, элемент И А, .снт 5 задержки, первый триггер 6, первый мультиплексор 7, коммутатор 8, второй мультиплексор 9, генератор 10 псевдослучайных последовательностей, состо ние каждого из К выходов которого во врем  генерации подчинено псевдослучайному закону с периодом Р - 2к-1, первый сумматор 11 по модулю два, первую группу входов 12ч, 122,..., 12к устройства, вторую группу входов 13т, 132, ... 13m вход 14 и третью группу входов 15i, 15г...., 15i устройства , анализатор 16 кодов,генератор 17 импульсов , чход 18 запуска устройства элемент ИЛИ 19, элемент HF 20, второй триггер 21, второй сумматор 22 по модулю два, одновибратор 23.

На временной диаграмме (фиг. 2) обозначены импульсы 24 с первого выхода генератора 17, разр д О (25) счетчика 2, разр д 1 (26) счетчика 2, сигнал RAS 27, сигнал CAS 28, статус 3 (29) дешифратора 3, сигнал 30 управлени  первого мультиплексора 7 на управл ющем входе X, сигнал 3 If второго выхода генератора 17 импульсов, сигнал 32 запуска с входа 18 устройства, сигнал 33 с инверсного выхода второго триггера 21. Сигнал 34 с выхода одновибратора 23, сигнал 35 не первом управл ющем входе анализатора 16 кодов, сигналы с. выходов генератора 10, поступающие на адресные входы ОЗУ 1, обозначены позици ми Зб-ЗЭ, сигналы с выхода генератора 10, поступающие на информационные входы ОЗУ 1, обозначены позицией 40, сигналы 41 с выхода первого сумматора 11 по модулю два, сигналы 42 с последнего К-го выхода генератора 10 псевдослучайных последовательностей импульсов.

Генератор 10 псевдослучайных последовательностей имиульсо (фиг. 3) содержит регистр 43 сдвига и сумматор по модулю два 44.

Устройство работает в режиме контрол  и в режиме записи первоначального фона в ОЗУ следующим образом.

При проведении режима контрол  на входе 14 устройства должен быть уровень О, что обеспечивает подключение через второй мультиплексор 9 соответствующих

выходов генератора 10 псевдослучайной последовательности импульсов и выхода первого сумматора 11 по модулю два и поступление последних через коммутатор 8 на информационные входы и на вход Чте0 ние/ запись ОЗУ 1 соответственно.

На первой группе входов устройства 12i, 122,..., 12х присутствует кодова  комбинаци  начального состо ни  генератора 10, а на входах 15i, 152,..., 15i устройства - ко5 дова  комбинаци  эталонной сигнатуры (зависит от начального состо ни  генератора 10), поступающа  г анализатор 16 кодов,

Дл  обеспечени  полноты контрол  ОЗУ 1 в устройстве осуществл етс  два цик0 па тестировани  (генератор 10 дважды генерирует псевдослучайную последовательность импульсов максимальной длины, причем в первом цикле сигналы Чтение/запись с соответствующего выхода генерато5 ра 10 через первый сумматор 11 по модулю два и коммутатор 8 поступают в ОЗУ в пр мом (О на втором входе сумматора 11), а во втором цикле е инверсном виде (1 на втором входе сумматора 11).

0 Работа генератора 10 основана на изменении состо ни  разр дов регистра 43 сдвига ( в данном генераторе используетс  регистр сдвига с возможностью параллельной записи) под воздействием управл ю5 щих импульсов.

По переднему фронту сигнала 32 Пуск (с входа 18 устройства) происходит запись в генератор 10 псевдослучайной последовательности импульсов, кодовой комбинации

0 его начального состо ни  и входов 12i, 12з,...12к устройства.

Первый и второй триггеры (6 и 2 устанавливаютс  соответственно в нулевое и единичное состо ние передним фронтом

5 инвертированного сигнала Пуск.

Генератор 17 импульсов запускаетс  задним фронтом сигнала Пуск с входа 18 устройства и начинает формировать импульсы 24, число которых равно- N 4(2к-1).

0Двоичный счетчик 2, работа  в режиме непрерывного пересчета, с помощью выходов разр дов О (25) и 1 (26) и двоичного дешифратора 3 вьфабатывает следующие друг за другом сигналы дешифрируемых

5 статусов 0, i, 2, 3, длительностью каждый по периоду тактового импульса, имеющих активное нулевое значение. Два из этих сигналов - статус 1 и статус 2 объедин ютс  элементом И 4, формиру  сигнал двойной шир и .-i, имеющий также

активное нулевое значение и используемый в качестве сигнала первого разрешени  выборки RAS (27). Выход статуса дешифратора 3 используетс  в качестве сигнала второго разрешени  выборки С AS (28) ОЗУ 1. Сигналы адреса подаютс  в ОЗУ 1 от генератора 10 псевдослучайных последовательностей через мультиплексор 7, который коммутирует во времени последовательно две ПОЛОЕИНЫ адресных сигналов. Младша  (условно) половина адресных линий передаетс  на выход мультиплексора 7 и, следовательно , на адресные входы (Ai,..., An/2) ОЗУ 1 при нулевом значении управл ющего входа мультиплексора 7. а старша  половина - при единичном значении. Прием адресных частей в ОЗУ 1 осуществл етс  по спаду сигнала RAS (младша  половина адреса). Дл  реализации мультиплексировани  адресов используетс  триггер 6, который по окончании сигнала CAS фронтом последнего устанавливаетс  всегда в нулевое состо ние по счетному входу. Поскольку пр мой выход триггера 6 соединен с управл ющим входом мультиплексора 7, то сразу по завер- шении определенной операции на выходе мультиплексора 7 устанавливаетс  младша  половина адреса, котора  и принимает- с  спадом сигнала RAS следующей операции. По спаду сигнала CAS осуществ- л етс  прием старшей половины адресных линий в ОЗУ 1.

Выход статуса 3 (29) дешифратора 3 используетс  в качестве сигналов, обеспечивающих смену состо ний (по псевдослу- чайному закону с периодом ) выходов генератора 10 псевдослучайных последовательностей (сдвиг информации в регистре 43 генератора 10 происходит по переднему фронту - перепад с уровн  1 в уровень О.

Указанные сигналы поступают в ОЗУ 1 через коммутатор 8, представл ющий интерфейсную коммутационную матрицу. Выходы ОЗУ 1 подаютс  на информационные входы используемого в качестве регистра- тора выходных реакций анализатора 16 кодов представл ющего собой сигнатурный анализатор.

Сигнал 35 поступают на первый управл ющий вход анализатора 16 кодов через коммутатор 8 с выхода второго сумматора 22 по модулю два. На второй управл ющий вход анализатора 16 поступают импульсы с первого выхода генератора 17. Использование сигнатурного анализатора обеспечива- ет контроль выходных реакций при всех возможных состо ни х таблицы истинности тестируемой ОЗУ 1, а именно при запрете Чтение,при запрете Запись, при разрешении Запись и при Чтение.

По окончании последнего импульса с выхода генератора 17 с его второго выхода поступает импульс признака окончани  31, поступление которого на счетный вход второго триггера 21 при наличии на его входе потенциала О перебрасывает его в нулевое состо ние (передним фронтом импульса ). Перепад с О в Г (инверсный выход триггера) (33), поступа  на вход одновибра- тора, обеспечивает по вление на выходе последнего импульса 34 с активным единичным уровнем.

Задним фронтом импульса 34 одновиб- ратора 23 через элемент ИЛИ19 осуществл етс  повторный запуск генератора 17 импульсов и начинаетс  второй цикл тестировани  ОЗУ 1, аналогичный описанному, за исключением того, что на вход Чтение/запись (41) ОЗУ поступает через сумматор 11 по модулю два инвертированные сигналы псевдослучайной последовательности с соответствующего выхода генератора. Последнее обеспечиваетс  сигналом 1 (с выхода триггера 21) на втором входе первого сумматора 11 по модулю два.

По окончании второго цикла тестировани  с второго выхода генератора 17 также по вл етс  импульс признака окончани , что однако не вызывает переброса триггера 21 (предыдущее состо ние нулевое) и соответственно отсутствует импульс с выхода одновибратора 23.

Сигнал 35, по вл ющийс  на выходе второго сумматора 22 по модулю два, в момент окончани  второго цикла тестировани  поступает через коммутатор 8 на первый управл ющий вход анализатора 16 кодов и обеспечивает фиксацию сигнатуры контрол , сравнение ее с эталонной и регистрацию результатов контрол . По вление этого сигнала 35 определ етс  различным состо нием входов сумматора 22.

Дл  нагл дности временных диаграмм работы устройство условно считаем, что ОЗУ 1 имеет адресных входов п 4, число информационных разр дов m 1. Соответственно число выходов генератора 10 (разр дность регистра сдвига 43) определ ем как К 6, Причем условно считаем, что первый и второй выходы генератора 10 составл ют младшую половину адреса (36 и 37 позици  временной диаграммы соответственно ), третий и четвертый - старшую половину адреса 38 и 39, п тый выход генератора 10  вл етс  информационным входом ОЗУ (40), шестой выход генератора 10 предназначен дл  стимул ции входа Чтение/запись ОЗУ 1 (на диаграмме позици  41 - выход сумматора 11 по модулю

два), а седьмой - последний К-й выход 42 генератора 10.

Помимо основного режима контрол  в устройстве предусмотрена возможностью записи в ОЗУ произвольного (любого) пер- воначального фона, что существенно усложн ет тест и повышает достоверность контрол .

При проведении записи первоначального фона на входе 14 устройства должен иметь место уровень Г, что обеспечивает прохождение через второй мультиплексор 9 сигналов с второй группы входов 13), 132,...13т устройства и входа мультиплексора 9, подключенного к шине нулевого потен- циала, и дальнейшее поступление последних через коммутатор 8 на информационные входы и на вход Чтение/запись ОЗУ 1 соответственно.

Таким образом, присутствующа  на входах 13i, 13a,...13m кодова  комбинаци  фона записываетс  в ОЗУ (после запуска устройства) по всем адресам, измен ющимс  по псевдослучайному закону, аналогично описанному. Запись фона обеспечивает по- тенциал О, присутствующий на входе Чтение/запись .

Заметим, что помимо основной функции - ввода первоначального фона в ОЗУ одновременно происходит и дополнитель- ный контроль по записи, что возможно благодар  использованию сигнатурного анализатора.

Claims (1)

1. Формулаизобретени  Устройство дл  конУрол  оперативных накопителей, содержащее счетчик, первый мультиплексор, дешифратор, анализатор кодов, первый триггер, элемент задержки, элемент И, выходы первого мультиплексора  вл ютс  адресными выходами устройства, управл ющий вход первого мультиплексора соединен с пр мым выходом первого триггера , вход установки в единичное состо ние которого соединен с выходом элемента за- держки, выход счетчика соединен с входами дешифратора, первый выход которого соединен с входом элемента задержки и с первым входом элемента И, выход которого  вл етс  выходом сигнала выборки строки устройства, второй выход дешифратора соеди- ненс вторым входом элемента И и с входом синхронизации первого триггера и  вл етс  выходом выборки столбца устройства, информационные входы анализатора кодов  вл ютс  информационными входами устройства , отличающеес  тем, что, с

   целью повышени  достоверности контрол , в устройство введены второй триггер, первый и второй сумматоры по модулю два, элемент НЕ, элемент ИЛИ, одновибратор, генератор псевдослучайной последовательности , генератор импульсов, второй мультиплексор , информационные входы первой группы которого соединены с соответствующими выходами третьей группы генератора псевдослучайной последовательности, выход первого сумматора по модулю два соединен со старшим разр дом информационных входов первой группы второго мультиплексора, управл ющий вход второго мультиплексора  вл етс  первым входом задани  режима устройства, выход второго мультиплексора  вл ютс  информационными выходами устройства, установочные входы анализатора кодов  вл ютс  одноименными входами устройства, первый управл ющий вход анализатора кодов соединен с выходом второго сумматора по модулю два, второй управл ющий вход анализатора кодов соединен с первым выходом генератора импульсов и с входом синхронизации счетчика,

   вход записи генератора псевдослучайной последовательности соединен с первым входом элемента ИЛИ и с входом элемента НЕ и  вл етс  вторым входом задани  режима устройства, выход элемента НЕ соединен с входом установки в нулевое состо ние первого триггера и с входом установки в единичное состо ние второго триггера, вход синхронизации которого соединен с первым входом второго сумматора по модулю два и с вторым выходом генератора импульсов , вход которого соединен с выходом элемента ИЛИ, второй вход которого соединен с выходом одновибратора и с вторым входом второго сумматора по модулю два, инверсный выход второго триггера соединен с входом одновибратора и с вторым входом первого сумматора по модулю два, третий выход дешифратора соединен с входом синхронизации генератора псевдослучайной последовательности, выходы первой группы генератора псевдослучайной последовательности соединены с информационными входами первой группы первого мультиплексора, выходы второй группы генератора псевдослучайной последовательности соединены с информационными входами второй группы первого мультиплексора , выход старшего разр да второго мультиплексора  вл етс  выходом записи- чтени  устройства.

   М njoj-uxrurij-LruT-rLruani

   uxгuтnJ JaлJ гглJ Jтл-ПJгл.

   #-r