SU1583744A1 - Устройство дл отладки программ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  отладки программ специализированных вычислительных машин в реальном масштабе времени. Целью изобретени   вл етс  повышение достоверности отладки программ. Устройство содержит регистр 9 считанной информации, блок 8 оперативной пам ти, регистры 1-4,7 адреса, буферный регистр 6, коммутаторы 25, 26, 27, 33, триггер 28, счетчик 5 времени, элементы И 14-18, элементы ИЛИ 13,21, элемент задержки 10, триггер 11 записи переходов, регистр 12 управлени , генератор 20 одиночных импульсов, элементы ИЛИ-НЕ 30-31, элемент И-НЕ 34, входы 19, 22-24 устройства, вход 35 единичного потенциала устройства, выход 29 устройства и выход 36 устройства "Останов" с соответствующими св з ми. Вновь ввденные элементы обеспечивают анализ записываемой информации и в случае повторной записи происходит вывод накопленной информации, тем самым сохран етс  вс  информаци  о всех переходах. 1 ил.

Description

с регистра 12 управлени  и четвертого 30 го такта низким уровнем с элемента НЕ

выхода выдаетс  сигнал запрета на второй вход элемента И 14 и на единичный вход триггера 28, который посто нно его удерживает во взведенном состо нии. С первого и п того выходов регистра 12 управлени  выдаетс  разрешение |(Лог. О) на адресные входы коммутаторов 25 и 26-27 соответственно . С второго выхода регист- 1ра 12 управлени  выдаетс  разрешение на триггер записи переходов работы по второму входу (вход 23 устройства ) , с третьего выхода - логический О (разрешение) на первый вход элемента ИЛИ 13, ас шестого выхода регистра 12 управлени  выдаетс  логическа  1 на вход 23 устройства (сигнал Перепись СК). Триггер 11 записи переходов устанавливаетс  в 1, а через вход 19 устройства и коммутатор 25 в регистр 1 поступает адрес команды перехода. По сигналу СИ, поступающему из СЦВМ, после прихода адреса перехода через вход 22 устройства и элемент ИЛИ 21 на элемент 10 задержки вырабатываетс  последовательность тактов и производитс  по ним последовательна  перезапись информации из регистра 3 в регистр 4,

5

0

32 на выходе элемента ИЛИ-НЕ 31 формируетс  высокий уровень сигнала Останов, что означает переход программы на циклический участок. После разгрузки буферной оперативной пам ти процедура повтор етс  вновь до следующего циклического участка.

Работа устройства во втором режиме заключаетс  в фиксации времени исполнени  команд переходов. Сигналами меток времени  вл ютс  синхроимпульсы, количество которых равно количеству циклов (СИ), пройденных СЦВМ с момента включени  данного режима. С четвер- с того выхода регистра 12 управлени  выдаетс  разрешение на второй вход элемента И 14, сигнал со второго вхо- |да триггера 28, удерживающий его во взведенном состо нии, снимаетс , а с п того выхода регистра 12 управлени  на управл ющие входы выдаетс  разрешение на передачу информации со счетчика 5 времени. Остальные сигналы с выхода регистра 12 управлени  остаютс  неизменными по сравнению с предыдущим режимом. Таким образом, в этом режим по каждому СИ (после каждого цикла работы СЦВМ) содержимое счетчика 5 времени вторым тактом

0

5

элемента 10 задержки увеличиваетс  на единицу через элемент И 14.

После прихода из СЦВМ адреса команды перехода, записанного в регист- ре 1, взводитс  триггер 28 и на буферном регистре 6 выдаетс  разрешение записи информации из счетчика 5 времени через коммутаторы 26 и 27. В регистр 6 записываетс  (фиксируетс ) врем  поступлени  из СЦВМ адреса команды перехода. По первому такту следующего цикла триггер 28 сбрасы- в&етс  и выдает запрет на запись в регистр 6. При поступлении нового сигнала Перепись СК вторым тактом схем задержки через регистр 3 и регистр 7 адреса записываетс  адрес команды перехода,врем  выборки которог и$ пам ти СЦВМ записано уже в регистр 6 по предыдущему сигналу Перепись СК Четвертым тактом информаци  с регистра 6 записываетс  в блок 8 оперативной пам ти по адресу, записанному в регистре 7, и выдаетс  разре- шение записи информации в регистр 6 до первого такта следующего цикла. Если программа переходит на цикличес кий участок программы, то по четвертому такту с выхода формируетс  сиг- нал Отстанов.

Работа устройства в третьем режиме заключаетс  в фиксации времени выборки команд из пам ти СЦВМ. В этом режиме с второго выхода регистра 12 управлени  на первый вход триггера 1 записи перехода выдаетс  сигнал, который удерживает его посто нно во взведенном состо нии и на регистр 1 адреса через элемент ИЛИ 13 выдаетс  сигнал разрешени  на запись посто нно . Остальные сигналы регистра 12 управлени  такие же, как в предыдуще режиме. При этом все адреса команд, поступающие на вход 19 устройства, записываютс  в регистр 1 и при поступлении СИ (в каждом цикле работы СЦВМ) переписываютс  из регистра 3 в регистр 7, определ   номер  чейки блока 8 оперативной пам ти, в кото- рой из счетчика 5 времени через регистр 6 записываетс  врем  (т.е., номер цикла) выборки этой команды. Если программа переходит на циклический участок программы, то по че- твертому такту с выхода формируетс  сигнал Останов.

Работа устройства в четвертом режиме заключаетс  в фиксации адресов - откуда и куда произведен переход , при этом с третьего выхода регистра 12 управлени  выдаетс , сигнал разрешени  на элемент ИЛИ 13, благода р  которому на элементах И 15,17,18 и регистре 1 выдаетс  разрешение независимо от состо ни  триггера 11 записи переходов. С п того выхода регистра 12 управлений выдаетс  сигнал на управл ющий вход коммутаторов 26 и 27, который подключает регистры 2-4. С четвертого выхода регистра 12 управлени  выдаетс  запрет на элемент И 14 и посто нное разрешение записи в буферный регистр 6 через триггер 28. Как и в предыдущем режиме , в регистрах 2-4 записываютс  адреса подр д идущих команд, однако триггер 11 записи перехода выдает разрешение на элемент И 16 дл  прохождени  четвертого такта дл  записи в блок 8 оперативной пам ти информации только после прихода сигнала Перепис СК. Поэтому в момент записи информации в блок 8 оперативной пам ти из регистра 6 через коммутатор 27 имеетс  адрес команды, откуда производитс  переход (с регистра 4), и через коммутатор 26 с регистра 2 адрес команды , на который производитс  переход . Остальные сигналы аналогичны первому режиму.

В режиме считывани  информации из блока 8 оперативной пам ти с шестого выход регистра 12 управлени  выдаетс  сигнал Считывание оперативной пам ти (логический О) , а с первого выхода сигнал на третий вход коммутатора 25, к которому через вход 24 устройства подключаетс  сигнал на первый вход триггера 11 записи перехода, который удерживает его во взведенном состо нии , с выхода триггера 11 записи пе- .рехода. Таким образом, выдаетс  посто нное разрешение на Запись регистра 1 адреса и на элементах И 15-18. При этом на наборном поле набираетс  код, соответствующий исходному адресу  чейки пам ти блока 8 оперативной пам ти.

При подаче сигнала на генератор 20 одиночных импульсов запускаетс  вре;- менна  диаграмма аналогично режиму обнулени  пам ти с разницей в том, что в этом режиме производитс  считывание информации блока 8 оперативной пам ти через регистр 9 считанной информации . Таким образом, можно просмотреть всю информацию с блока 8 оперативной пам ти на световом табло или вывести на цифропечать.

Claims (1)

1. Формула изобретени 

   Устройство дл  отладки программ, содержащее генератор одиночных импульсов , триггер, три коммутатора и гистр управлени , первый и второй регистры адреса, п ть элементов И, блок оперативной пам ти, элемент задержки, регистр считанной информации, триггер записи переходов и буферный регистр, первый, второй и третий регистры, счетчик времени, два элемента ИЛИ, причем выход буферного регистра соединен с информационным входом блока оперативной пам ти, выход которого .соединен с входом регистра считанной (информации, выход которого  вл етс  Выходом устройства, выход первого (регистра адреса соединен с адресным входом блока оперативной пам ти, вхо записи команды перехода устройства соединен с первым установочным входом триггера записи переходов,первый и второй выходы регистра управлени  соединены соответственно с вторым устано- вочным входом триггера записи переходов и первым входом первого элемента ИЛИ, выход которого соединен с первыми входами первого, второго и третьего элементов И, вторые входы которых соединены соответственно с первым, вторым и третьим выходами элемента задержки, выходы первого, второго и третьего элементов И соединены соот- ветственно с входами записи соответст- венно первого, второго и третьего регистров , выход первого элемента ИЛИ соединен с входом записи первого регистра адреса, информационный выход которого подключен к информационному входу тре- тьего регистра, информационный выход которого подключен к информационному входу второго регистрачи информационному входу второго регистра адреса, инфор- мационный выход которого подключен к иформациоиному входу первого регистра , первый вход четвертого элемента И соединен с входом сброса триггера записи переходов и с четвертым выходом элемента задержки, первый выход ко торого соединен с первым входом п того элемента И,выход которого соединен с входом счетчика времени, третий выход регистра управлени  соединен с

   входами управлени  первого и второго коммутаторов, четвертый выход регистра управлени  подключен к второму входу п того элемента И и первому входу триггера, первый выход элемент задержки соединен с вторым входом триггера, выход четвертого элемента И соединен с третьим входом триггера, выход триггера записи переходов соединен с вторым входом первого элемен-j та И и вторым входом четвертого элемента И, выход триггера подключен к входу записи буферного регистра, информационные входы которого соединены с выходами первого и второго коммутаторов , к первым информационным входам которых подключены выходы первого и третьего регистров, выход счетчика времени соединен с вторыми информационными входами первого и вто рого коммутаторов, выход третьего коммутатора подключен к информационному входу первого регистра адреса, первый и второй информационные входы устройства соединены с первым и вторым информационными входами третьего коммутатора, второй информационный вход устройства соединен с информационным входом регистра управлени , п тый выход которого соединен с управл ющим входом третьего коммутатора, выход генератора одиночных сигналов соединен с первым входом второго элемента ИЛИ,счетным входом регистра адреса, тактовый вход устройства  вл етс  вторым входом второго элемента ИЛИ, выход которого соединен с входом элемента задержки, отличающеес  тем, что, с целью .повышени  достоверности отладки, в устройство введены первый и второй элементы ИЛИ-НЕ, элемент НЕ, четвертый коммутатор и элемент И-НЕ, причем шестой и седьмой выходы регистра управлени  соединены соответственно с первым входом элемента И-НЕ и с управл ющим входом четвертого коммутатора , выход которого соединен с вто-- рым входом элемента И-НЕ, информационные выходы блока оперативной пам ти cqeflHHeHbr с входами первого элемента ИЛИ-НЕ, выход которого соединен с первым входом второго элемента ИЛИ-НЕ и с первым информационным входом четвертого коммутатора, выход четвертого элемента И соединен с третьим входом { элемента И-НЕ и через элемент НЕ с вто-- рым входом второго элемента ИЛИ-НЕ, выИ158374412

   ход которого  вл етс  выходом останова ной пам ти, второй информационный устройства, выход элемента И-НЕ сое- вход коммутатора соединен с единичным динен с входом записи блока оператив- потенциалом устройства.