SU1758643A1 - Устройство дл сравнени кодов - Google Patents

Abstract

Изобретение относитс  ; области вычислительной техники и может Сып. использовано о системах обработки информации. Цель изобретени  - расширение области применени  за счет выделени  заданной последовательности кодои. Устройство содержит коммутатор, регистры, блок пам ти, триггеры, элемент НС, распределитель им- пульсов, коммутатор, генератор импульсов, сметчик, блок сравнени , формирователь импульсов, элементы И. В устройстве реализуетс  режим записи эталонной последовательности кодов и режим сравнени  Изобретение относитс  к области вычислительной техники и 6мть использовано в системах обработки информации. Цель изобретени  - расширение области применени  устройства зз счет выделз- нил заданной последовательности кодов. Функциональна  схема устройства приведена кз чертеже иг. 1, пример выполнени  формировател  импульсов - на фиг.2. Устройство содержит сходы 1 эталонной информационной последовательности, входы рабочей последовательности с эталонной. Коды эталонной последовательности и рабочей последовательности подаютс  на входы . Импульсы сопровождени  включают распределитель, который формируют импульс выборки блока пам ти, импульс записи в триггер ошибки и импульс запроса информации . Коды эталонной последовательности формируют адреса  чеек блока пам ти, в которые записываютс  сигналы лог.Т . Число входов в последовательности подсчитываетс  счетчиком и фиксируетс  в регистре . При сравнении кодов рабочей последовательности из блока 8 считываютс  сигналы лог, 1, которые удерживают триггер сшибки в единичном состо нии, и сигнал ошибки не формируетс . При нарушении последовательности кодов или сбо х из  чеек блока пам ти считываетс  сигнал лог.О, триггер ошибки устанавливаютс  в нуль и выдаетс  сигнал ошибки. Состо ни  регистра и счетчика сравниваютс  блоком сравнени , который включает триггер, и выдаетс  сигнал окончани  проверки . 2 ил. 2 сортируемой информационной последовательности , вход 3 признака информации, вход 4 установки режима, вход 5 начальной установки, коммутатор 6, регистр 7, блок 8 пам ти, триггер 9, элемент НЕ 10, распределитель 11 импульсов, элемент И 12. коммутатор 13, генератор 14 импульсов, регистр 15, счетчик 16, блок 17 сравнени , формирователь 18импульсоо, элемент И 19, элемент И 20, триггеры 21, 22. Формирователь 18 импульсов (фиг.2) содержит счетчики 18-1, V| сл 00 о со

Description

18-2, элементы ИЛИ 18-3, НЕ 18-4. Блок 8 пам ти содержит П одноразр дных  чеек по числу П сравниваемых байтов а кодовых последовательност х .

Устройство работает следующим обра- зом. Дл  сортировки заданных упор доченных последовательностей кодов в устройстве обеспечиваетс  режим записи эталонной последовательности и режим сравнени  сортируемой и эталонной после- довательности кодов. Режим записи эталонной последовательности задаетс  по входу 4 потенциальным сигналом низкого уровн . Этот сигнал непосредственно и через элемент НЕ 10 управл ет коммутаторами б, 13 и подключает входы 1 через коммутатор 6 к адресным входам блока 8 пам ти и к регистру 7, вход 3 через коммутатор 13 - к входу счетчика 16, закрывает элемент И 12, устанавливает по входу W/R в блоке 8 пам ти режим записи, управл ет формирователем 18 импульсов, который устанавливает в нуль регистр 7, счетчик 16 и триггер 21. Триггер 21 открывает элемент И 19. Сигнал начальной установки по входу 5 включает триггер 9, При этом снимаетс  сигнал ошибки с его инверсного выхода. После этого на входы 1 поступают параллельные коды эталонной последовательности. Каждый байт последовательности сопровождаетс  признаком информации в виде единичного сигнала, поступающего на вход 3 устройства. Первый байт через коммутатор 6 подаетс  на первые адресные входы блока 8 пам ти и на входы блока 8 пам ти и на входы реги- стра 7,

Признак информации по входу 3 включает распределитель 11 и через коммутатор 13 подаетс  на тактовый вход счетчика 16, который считает число байтов в последова- тельности. Распределитель 11 в одном цикле формирует три импульсных сигнала. Сигнал с первого выхода распределител  11 включает триггер 22, сигнал с выхода которого поступает на вход выборки 8 пам ти. Адрес  чейки блока 8 пам ти задаетс  кодом текущего байта и кодом предыдущего байта последовательности, который хранитс  в регистре 7. Дл  первого байта последовательности код в регистре 7 - нулевой. В  чейку с указанным адресом первый импульс распределител  записывает сигнал лог. 1,т.к. на D-вход блока 8 пам ти посто нно подан сигнал лог.Г. Сигнал со второго выхода распределител  11 не воздействует на триггер 9, т.к. элемент И 12 закрыт сигналом низкого уровн  с входа 4 устройства. Сигнал с третьего выхода распределител  11 отключает триггер 22, подаетс  на тактовый вход регистра 7. фиксирует

в нем код текущего байта последовательности и через элемент И 19 выдает сигнал запроса следующего второго байта эталонной последовательности. Дл  второго байта адрес  чейки блока 8 пам ти, в которую записываетс  сигнал лог.1, содержит код второго байта с выходов коммутатора 6 и код первого байта с выхода регистра 7 и т.д. Таким образом, после прохождени  всех байтов эталонной последовательности о одноразр дных  чейках блока 8, адресуемых предыдущим и последующим байтами, записаны сигналы лог. 1. в остальных  чейках - лог.О. Число байтов эталонной последовательности подсчитываетс  счетчиком 16. Признаком окончани  эталонной последовательности  вл етс  выставление по входу 4 потенциального сигнала высокого уровн . Этот сигнал устанавливает на входе W/R блока 8 пам ти режим считывани , открывает элемент И 12, подключает через коммутатор 6 входы 2 устройства к регистру 7 и адресным входам блока 8 пам ти , через коммутатор 13 - выход блока 8 пам ти к входу счетчика 16, включает формирователь 18 импульсов. Кроме того, по фронту сигнала с входа 4 в регистр 15 переписываетс  число байтов эталонной последовательности с выходов счетчика 16. Импульс формировател  18 отключает триггер 21, устанавливает в нуль регистр 7, счетчик 16. Устройство подготавливаетс  дл  приема сортируемой последовательности кодов, котора  подаетс  по входем 2 устройства . Каждый байт сортируемой последовательности сопровождаетс  также сигналом-признаком, который по входу 3 включает распределитель 11. В режиме сравнени  в случае правильности сортируемой последовательности первый импульс распределител  11 считывает из  чеек блока 8 пам ти, адресуемых кодами текущих и предыдущих байтов последовательности, сигналы лог.Г, который подаютс  на D- вход триггера 9, и через элемент И 20 опрашивает выход блока 17 сравнени . Третий импульс распределител  11 обеспечивает, как и в режиме записи эталонной последовательности , фиксирование кода предыдущего байга сортируемой последовательности в регистре 7, сброс в нуль триггера 22 и запрос информации через элемент И 19. Счет- чик 16 подсчитывает число байт сортируемой последовательности, которое сравниваетс  с числом в регистре 15 с помощью блока 17 сравнени . При совпадении указанных чисел блок 17 выдает сигнал, открывающий элемент И 20. В текущем цикле обработки последнего байта последовательности второй импульс распределител 

11 через элементы И 12, И 20 включаеттриг- гер 21. Триггер 21 выдает сигнал завершени  сортировки и блокирует через элемент И 19 сигнал запроса информации.

В случае искажени  байтов или нарушени  их очередности в сортируемой последовательности коды на адресных входах блока 8 пам ти адресуют одноразр дные  чейки, в которых записан сигнал лог.О. При этом второй импульс распределител  11 через элемент И 12 устанавливает в нуль триггер 9, с инверсного выхода которого выдаетс  сигнал ошибки.

В предложенном устройстве обеспечиваетс  сравнение байтов сортируемой последовательности с эталонной последовательностью без записи и хранени  этих кодов в блоке пам ти, что позвол ет сократить объем пам ти и сортировать коды по принадлежности их данному массиву и по очередности их поступлени  в массиве.

Claims (1)

1. Формула изобретени 

   Устройство дл  сравнени  кодов, содержащее генератор импульсов, счетчик, блок пам ти, первый и второй коммутаторы, элемент НЕ, отличающеес  тем, что, с целью расширени  области применени  за счет выделени  заданной последовательности кодов, в него ведены первый и второй регистры, распределитель импульсов, первый , второй и третий триггеры, формирователь импульсов, первый, второй и третий элементы И, блок сравнени , причем информационные входы эталонных и сортируемых чисел устройства соединены соответственно с информационными входами первой и второй групп первого коммутатора , выходы которого соединены с информационными входами первого регистра и адресными входами первой группы блока пам ти, адресные входы второй группы которого подключены к выходам первого регистра, вход установки в О которого объединен с входами установки в О счетчика , первого триггера и выходом формировател  импульсов, тактовый вход которого объединен с выходом генератора импульсов и тактовым входом распределител , управл ющий вход которого соединен

   с входом признака информации устройства и первым информационным входом второго коммутатора, второй информационный вход которого соединен с информационным входом второго триггера и выходом блока пам ти , информационный вход которого подключен к шине логической единицы устройства , вход установки режима запись-чтение соединен с входом установки режимов

   устройства, с тактовым входом второго регистра , с первым входом первого элемента И. с управл ющим входом формировател  импульсов, с первыми управл ющими входами первого и второго коммутаторов и через элемент Н Е - с вторыми управл ющими входами первого и второго коммутаторов, выход второго коммутатора соединен с тактовым входом счетчика, выходы которого соединены с информационными входами

   второго регистра и второй группы входов блока сравнени , перва  группа входов которого соединена с выходами второго регистра , выход блока сравнени  соединен с первым входом второго элемента И, второй

   вход которого соединен с синхровходом второго триггера и выходом первого элемента И, второй вход которого соединен с вторым выходом распределител , первый выход которого соединен с входом установки в единичное состо ние третьего триггера , выход которого подключен к входу выборки кристалла блока пам ти, вход установки в О третьего триггера соединен с тактовым входом первого регистра, третьим

   выходом распределител  и первым входом третьего элемента И, второй вход которого соединен с инверсным выходом первого триггера, вход установки в единичное состо ние которого соединен с выходом второго

   элемента И, инверсный выход второго и пр мой выход первого триггеров  вл ютс  соответственно выходами сигнала ошибки и завершени  сортировки устройства, выход третьего элемента И - выходом запроса информации устройства, вход начальной установки устройства соединен с входом установки в единичное состо ние второго триггера, вход установки в О которого подключен к шине логического нул  устройства.

   Завершение coptnupoBni -