SU1174988A1 - Ассоциативное запоминающее устройство - Google Patents

Abstract

АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее первый адресный накопитель, первый счетчик адресов, выходы которого подключены к входам дещифратора, первый элемент И, элемент ИЛИ, входы которого подключены к выходам второго и третьего элементов И, и четвертый элемент И, отличающеес  тем, что, с целью расщирени  функциональных возможностей устройства за счет- обеспечени  сравнени  информационных последовательностей произвольной длины, в него введены компаратор, триггер, второй счетчик адресов и второй адресный накопитель. выходы которого подключены к входам третьего элемента И и к одному из входов компаратора , другие входы которого соединены с выходами первого адресного накопител , а выход компаратора подключен к одному из входов триггера, выход триггера и выход третьего элемента И соединены с входами четвертого элемента И, выход которого подключен к одному из входов первого элемента И, выход которого  вл етс  выходом устройства, а другие входы соединены с выходами второго счетчика адресов и одними из входов второго адресного накопител , выходы дешифратора подключены к адресным входам первого адресного накопител , информационные входы которого и входы второго элемента И  вл ютс  информационными входами устройства, выход элемента ИЛИ подключен к одному из входов первого (Л счетчика адресов, причем вход второго счетчика адресов и другие входы первого счетчика адресов, триггера и второго адресного накопител   вл ютс  управл ющими входами устройства.

Description

со сх

00

Изобретение относитс  к вычислительной технике, а именно к ассоциативным запоминающим устройствам (АЗУ).

Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  сравнени  информационных последовательностей произвольной длины.

На фиг. 1 изображена функциональна  схема АЗУ; на фиг. 2 - временные диаграммы его работы.

Устройство содержит (фиг. 1) первый адресный накопитель 1, состо щий из регистров 2, дешифратор 3, первый счетчик 4 адресов, компаратор 5, выход которого подключен к одному из входов 6 триггера 7, представл ющего собой триггер типа «защелка и имеющего другие входы 8 и 9. Устройство также содержит второй адресный накопитель 10, второй счетчик 11 адресов, первый 12, второй 13 и третий 14 элементы И, элемент ИЛИ 15 и четвертый элемент И 16.

Устройство работает следующим образом.

На первом этапе производитс  запись сравниваемой последовательности в накопитель 1. По информационным входам накопител  1 в пор дке поступлени  импульсов «Счет 1 на счетный вход счетчика 4 происходит запись информации в соответствующие регистры 2. Как только на информационные входы поступает код признака конца последовательности, срабатывает элемент И 13, что приводит к сбросу счетчика 4 и прекращению записи в накопитель 1 (фиг. 2а).

Затем производитс  сравнение последовательности , записанной в накопителе 1, с последовательност ми, содержащимис  в накопителе 10. Считывание информации с накопителей 1 и 10 производитс  синхронно по поступлению счетных импульсов «Счет 1 и «Счет 2 соответственно на счетные входы счетчиков 4 и 1 L Счетные импульсы «Счет 2 поступают на счетчик 11 при условии, что присутствует сигнал «Выборка ЗУ (фиг. 26). Считанна  информаци  поступает на входы компаратора 5. Результат сравнени  двух

СЛОВ с выхода компаратора 5 поступает на вход б триггера 7, который перед каждым циклом сравнени  последовательностей находитс  в состо нии «Совпадение. Триггер 7 срабатывает только от сигнала «Несовпадение . Таким образом, как только с компаратора 5 поступает сигнал «Несовпадение триггер 7 переключаетс  в состо ние «Несовпадение . Последующие сигналы «Несовпадение или «Совпадение состо ние триггера 7 не мен ют (фиг. 26).

По каждому коду признака конца последовательности , считанному из накопител  10, элемент И 14 срабатывает, что приводит к сбросу счетчика 4, а сигнал с триггера 7 через элемент И 16 поступает на вход

элемента 12. При этом, если триггер 7 находитс  в состо нии «Несовпадение, то элемент И 12 закрыт дл  прохождени  информации со счетчика 11 на выход устройства , и начинаетс  следующий цикл сравнени : триггер 7 устанавливаетс  в состо ние «Совпадение подачей импульса на вход 9, счетчик 4 сброшен, из накопител  1 считываетс  информаци  с первого регистра 2, а из накопител  10 - первое слово очередной последовательности. Если же триггер 7 находитс  в состо нии «Совпадение, т. е. в ходе опроса последовательности компаратор 5 не выдал ни одного сигнала «Несовпадение вплоть до признака конца последовательности , что означает совпадение данной последовательности накопител  10 с записанной в накопителе 1, то с выхода элемента И 16 на элемент И 12 поступает разрешающий сигнал и на выходе устройства находитс  состо ние счетчика 1 Г, т. е. адреса накопител  10,  вл ющимс  конечным адресом выбранной последовательности (фиг. 2в). Предлагаемое устройство обеспечивает сравнение последовательностей произвольной длины и в случае совпадени  вывод на выходы устройства конечного адреса последовательности , записанной в АЗУ. Предлагаемое устройство можно использовать в устройствах распознавани  и синтеза сигналов .

а)цикл записи 6}иикл срабнени последо6ате/1Ь- -несобпадение нос/пи

-Признак конца последобательности

&цик/ сравнени -совпадение

Фие.2

Claims (1)

1. АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее первый адресный накопитель, первый счетчик адресов, выходы которого подключены к входам дешифратора, первый элемент И, элемент ИЛИ, входы которого подключены к выходам второго и третьего элементов И, и четвертый элемент И, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет- обеспечения сравнения информационных последовательностей произвольной длины, в него введены компаратор, триггер, второй счетчик адресов и второй адресный накопитель, выходы которого подключены к входам третьего элемента И и к одному из входов компаратора, другие входы которого соединены с выходами первого адресного накопителя, а выход компаратора подключен к одному из входов триггера, выход триггера и выход третьего элемента И соединены с входами четвертого элемента И, выход которого подключен к одному из входов первого элемента И, выход которого является выходом устройства, а другие входы соединены с выходами второго счетчика адресов и одними из входов второго адресного накопителя, выходы дешифратора подключены к адресным входам первого адресного накопителя, информационные входы которого и входы второго элемента И являются информационными входами устройства, выход элемента § ИЛИ подключен к одному из входов первого * счетчика адресов, причем вход второго счет- Г чика адресов и другие входы первого счетчика адресов, триггера и второго адресного t накопителя являются управляющими входа- _ ми устройства. ~

   Фи it