SU1160410A1 - Устройство адресации пам ти - Google Patents

Abstract

УСТРОЙСТВО АДРЕСАЦИИ ПАМЯТИ , содержащее регистры старших и младших разр дов адреса счетчики старших и младших разр дов адреса, схему сравнени , счетчик, дешифратор, регистр начала и регистр конца массива , выход регистра начала массива соед-инен с установочным входом счетчика разр дов адреса, выход регистра конца массива соединен с первым входом схемы сравнени , вход регистра старших разр дов адреса и старшие разр ды второго входа схемы сравнени  подключены к вь1ходу счетчика старших разр дов адреса, вход регистра мпадших разр дов адреса соединен с выходом счетчика младших разр дов адреса, выходы регистров младших и старших разр дов адреса  вл ютс  группой вькодов устройства , отл и. чающеес . тем, чго , с целью сокращени  аппаратурных затрат, оно содержит элемент задержки, элемент ИЛИ и элемент И, первый вход которого соединен с тактовым входом устройства и первым входом элемента ИЛИ, выход которого соединен со счетным входом счетчика младших разр дов адреса ,выход переноса которого- соединен со счетным входом счетчика старших разр дов адреса, выходы счетчика младших разр дов адреса подключены к младшим разр дам второго входа схе- . мы сравнени , установочные входы счетчика и счетчика младших разр дов адреса соединены с выходами регистра начала массива, входы управлени  за (Л писью счетчиков старших и младших, разр дов адреса соединены с выходом схемы сравнени , выход счетчика соединен с входом дишифратора, выход которого соединен с сигнальным выходом устройства, входом управлени  записью счетчика и через элемент задержки с-вторым входом элемента ИЛИ, счетный вход счетчика соединен с выходом элемента И, второй вход котоа рого соединен с входом режима устройства , первый и второй входы уст ройства соединены соответственно с входом регистра начала массива и входом регистра конца массива.

Description

Изобретние относитс  к цифровой вычислительной технике и может примн тьс  дл  формировани  адресов буфеной пам ти систем ввода-вывода инфомации многоканальных измерительных комплексов.

Известно устройство формировани  адреса, содержащее блок передачи даных , блок управлени , формировани  адреса, генераторы констант и два сумматора р} .

. Недостатком этого устройства  вл етс  большой объем оборудовани . Наиболее близким по технической сущности к изобретению  вл етс  уст ройство адресации дл  кайала пр мого доступа к пам ти, содержащее регистры старших и младших разр дов адреса, счетчики старших и младших разр дов адреса, схему сравнени  кодов, счетчик, дешифратор переполнени , регистр начала и регистр конца массива, блок управлени , блок регистров и триггер, при этом выходы разр дов регистра начала массива соединены с установочными входами счетчика старших разр дов адреса, а выходы разр дов регистра конца массива соединены с первой группой соответствующих входов схемы сравнени  кодов, входы регистра старших разр дов адреса и второй группы соответствующих входов схемы сравнени  кодов попарно объединены и

подключены к выходам разр дов счетчика старших разр дов адреса, а выходы регистра младших разр дов соединены с выходами разр дов счетчика младших разр дов адреса, первый выход блока управлени  соединен через счетчик младших разр дов адреса с входом регистра младших разр дов, второй выход - с первым входом счетчика старших разр дов адреса, третий выход - с входом счетчика, выход которого подключен к первому входу блока управлени , второй вход которого соединен с входом данных устройства, первый вход блока регистров подключен к входу данных устройства, второй вход блока регистров подключен к четвертому выходу блока управлени , третий вход блока регистров - к выходу счетчика старших разр дов адреса, выход схемы сравнени  кодов подключей к третьему входу блока управлени , к четвертому входу которого подключен выход триггера, пер102

Ечьй ВХОД которого подключен к выходу счетчика, а второй вход триггера - к выходу деиифратора переполнени , к входу которого подключен выход счетчика младших разр дов адреса 2 .

Недостатком известного устройства  вл ютс  большие аппаратурные затраты .

Цель изобретени  - сокраш;ение аппратурных затрат.

Поставленна  цель достигаетс  тем что в устройство адресации пам ти, содержащее регистры старших и младших разр дов адреса, счетчики старших и младших разр довадреса, схему сравнени , счетчик, дешифратор, регистр начала и регистр конца массива , выход регистра начала массива соединен с установочным входом счетчика старших разр дов адреса, выход регистра конца массива соединен с первым входом схемы сравнени , вход регистра старших разр дов адреса и старшие раар ды второго входа схемы сравнени  подключены к выходу счечика стар1Ш1х разр дов адреса, вход регистра.младших разр дов адреса соединен с выходом счетчика младших разр дов адреса, выходы регистров младших и старших разр дов адреса  вл ютс  группой выходов устройства, введены элемент задержки, элемент ИЛИ и элемент И, первый вход которого соединен с трактовым входом устройства и первым входом элемента ИЛИ, выход которого соединен со счетным входом счетчика младших разр дов адреса, выход переноса которого соединен со счетным входом счетчика старших разр дов адреса, выходы счетчика младших разр дов адреса подключены к младшим разр дам второго входа схемы сравнени , установочные входы счетчика младших разр дов адреса и счетчика соединены с выходом регисра начала массива, входы управлени  записью счетчиков старших и младших разр дов адреса соединены с выходом схемы сравнени , выход счетчика соединен с входом дешифратора, выход которого соединен с сигнальным выходом устройства, входом управлени  записью счетчика и через элемент задержки с вторым входом элемента ШШ, счетный,вход счетчика соединен с выходом элемента И, второй вход которого соединен с входом режима устройства , первый и второй кодовые устройства соединены соответствен но с. входом регистра начала массива и входом регистра конца массива. На чертеже представлена функциональна  схема устройства адресации пам ти. Устройство содержит регистр 1 старших и регистр 2 младших разр дов адреса, счетчик 3 старших и счетчик младших разр дов адреса,схему 5 сравнени , счетчик 6, дешифратор 7,регистр 8 начала и регистр 9 конца мас сива, элемент 10 задержки, элемент ИЛИ 11, элемент И 12, тактовый вход 13, сигнальный выход 14, вход. 15 режима , группу кодовых входов 16, груп пу кодовых входов 17 и группу.выходов 18. Устройство работает в двух режимах. Первый режим. Вьдача адресов данных в пор дке их возрастани  (убивани ) , начина  с адреса, разр ды кото . рого наход тс  в регистре начала мас сива, и заканчива  адресом, старшие и млаДшие разр ды которого наход тс  в регистре конца массива. В этом режиме после начальной засылки содержимое регистра 8 передаетс  в счетчики 3 и 4, а затем в регистры 1 и 2, адреса, а код регистра 9 конца массива подаетс  на вход схемы 5 сравнени . Так формируетс  первый адрес. При этом на вход 15 устройства подаетс  Нулевой потенциал, в результате чего на вход счетчика 6 запрещаетс  поступление импульсов, подаваемых на вход 13. Затем через элемент ИЛИ 11 прибавл ют единицу в счетчик 4 и производитс  выдача содержимого счетчиков 3 и 4 в регист ры 1 и 2 соответственно. В конце каждой новой выдачи адреса провер етс  с помощью схемы 5 совпадение кодов счетчиков 3 и 4 с кодом perncT ра 9 конца массива. В случае их совпадени  прекращаетс  .вьщача адресов. второй режим адресов, при которой обеспечиваетс  режим бегущей строки. При работе в этом режиме на вход 15 подаетс  уровень логической 1, при котором разрешаетс  поступление импульсов , подаваемых на шину 13, одно временно на входы счетчика 4 младших разр дов адреса и счетчика 6. После начальной засылки содержимое регистра 8 передаетс  в счс-- . т и 4 а затем в регистры 1 и 2. Код регистра 9 конца массива подаетс  на нход Схеу мы 5. Так формируетс  первый адрес Затем через элементы 11 и 12 па пходы счетчиков 4 и 6 прибавл етс  единица и производитс  выдача содержимого счетчиков 3 и 4 в регистры 1 и 2 соответственно. Так формируютс  последующие адреса пам ти до конеч- ного адреса массива. При равенстве кодов счетчиков 3 и 4 и кода регистра 9 конца массива формируетс  импульс , который поступает на входы управлени  записью начального адреса , определ емого кодом регистра 8 начала массива, который и записыва-. .етс  в счетчики 3 и 4 и через них в регистры 1 и 2 соответственно.Одновременно с импульсом на вьрсоде схемы 5 вырабатываетс  короткий импульс на выходе дешифратора 7, который вьздаетс  на выход 14 и через элемент 10 задержки и элемент ИЛИ 11 поступает на вход счетчика 4 младших { азр дов адреса,а код его. в регистр 2 на выход устройства. Таким образом, во втором цикле обращени  к массиву пам ти в первый адрес пам ти записываетс  нова  информаци  (на место ранее записанной). Запись обеспечиваетс  вьщачей в пам ть короткого импульса соответствующего уров.н  на выходе мен   адреса пам ти информа1щ  считываетс  из этого же адреса ). Одновременно с по влением короткого импульса на выходе дешифратора 7 в.счёТчик 6 записываетс  код начала массива. Наличие св зи между выходом дешифратора 7 через элементы 10 и 11 и выходом счетчика младших разр дов адреса приводит к тому , что до прихода тактового импульса во втором цикле обращени  к пам ти сигнал, поступивший с выхода дешифратора 7, добавл ет единицу в счетх ,ик 4. Это приводит к тому, что в этом цикле обращени  к пам ти сначала срабатывает схема 5, а с задержкой на такт (период следовани  тактовых импульсов на входе 13) дешифратор 7. В следующем цикле опроса адресов пам ти эта задержка составл ет два такта и т.д. Таким образом, в каждом цикле обращени  к пам ти производитс  запись на место самых старых данных новой информации и вывод массива данных, хран щихс  в пам ти, начина  с очередного адреса, на единицу больше

го, чем это было в предыдущем цикле в лределах массива, задаваемого регистрами 8 и 9),

// Ufin.

f6

11604106

Применениеизобретени  позвол ет сократитьаппаратурные затраты .

Л

fiCfcct/Sa

Claims (1)

1. УСТРОЙСТВО АДРЕСАЦИИ ПАМЯТИ, содержащее регистры старших и младших разрядов адреса, счетчики старших и младших разрядов адреса, схему сравнения, счетчик, дешифратор, регистр начала и регистр конца массива, выход регистра начала массива соединен с установочным входом счетчика разрядов адреса, выход регистра конца массива соединен с первым входом схемы сравнения, вход регистра старших разрядов адреса и старшие разряды второго входа схемы сравнения подключены к выходу счетчика старших разрядов адреса, вход регистра младших разрядов адреса соединен с выходом счетчика младших разрядов адреса, выходы регистров младших и старших разрядов адреса являются группой выходов устройства, отличающееся, тем, чго , с целью сокращения аппаратурных затрат, оно содержит элемент задержки, элемент ИЛИ и элемент И, первый вход которого соединен е тактовым входом устройства и первым входом элемента ИЛИ, выход которого соединен со счетным входом счетчика младших разрядов адреса ,выход переноса которого· соединен со счетным входом счетчика старших разрядов адреса, выходы счетчика младших разрядов адреса подключены к •младшим разрядам второго входа схе- .

   мы сравнения, установочные входы · счетчика и счетчика младших разрядов адреса соединены с выходами регистра начала массива, входы управления записью счетчиков старших и младших, разрядов адреса соединены с выходом схемы сравнения, выход счетчика соединен с входом дишифратора, выход которого соединен с сигнальным выходом устройства, входом управления записью счетчика и через элемент за держки с вторым входом элемента ИЛИ, счетный вход счетчика соединен с выходом элемента И, второй вход кото рого соединен с входом режима устройства, первый и второй входы устройства соединены соответственно с входом регистра начала массива и входом регистра конца массива.