SU520703A1 - Устройство дл преобразовани параллельного кода в последовательный - Google Patents
Устройство дл преобразовани параллельного кода в последовательныйInfo
- Publication number
- SU520703A1 SU520703A1 SU2123072A SU2123072A SU520703A1 SU 520703 A1 SU520703 A1 SU 520703A1 SU 2123072 A SU2123072 A SU 2123072A SU 2123072 A SU2123072 A SU 2123072A SU 520703 A1 SU520703 A1 SU 520703A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- output
- input
- control unit
- Prior art date
Links
Landscapes
- Dc Digital Transmission (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
Изобретение относитс к вычислительной технике , а именно к устройствам преобразовани кода с заданием определенной циклограммы выдачи последовательных кодов.
Известны устройства дл преобразовани парадлельного кода в последовательный . содержащие генератор импульсов, соединенный со входом счетчика , подключенного к дешифратору, часть выходов которого соединена с первыми входами логических элементов И, вторые входы которых подключены к регистрам, а выходы - к логическому элементу ИЛИ, блок управлени , входь которого подключен к дешифратору.
Известное устройство выдает информацию в последовательном коде с интервалами между словами, которые не могут быть меньше времени записи слова в регистр. В тех случа х, когда информаци в последовательном коде записываетс в накопители, предназначенные дл работы в других вычислительных комплексах, где к интервалам между словами предъ вл ютс жесткие требовани , существующие устройства преобразовани не пригодны дл записи.
Цель изобретени - обеспечение возможности регулировани интервала между словами в широких (практически неограниченных) пределах.
Предлагаемое устройство отличаетс тем, что выход дешифратора соединенный со входом блока управлени , подключен ко входу триггера со счетным входом, выходы которого подключены к третьим входам упом нутых логических элементов И и к первым входам двух дополнительных логических элементов И, вторые входы которых соединены через узел задержки с одним из выходов блока управлени , выходы - с управл юидами входами регисттров , а другой выход блока управлени подключен к сбросовому входу счетчика.
На чертеже изображено данное устройство.
Генератор импульсов 1 соединен со счетчиком 2, выходы которого подключены ко входам дешифратора 3. Часть выходов дешифратора, соответствующа количеству разр дов в регистрах 4 и 5, подключена ко входам логических элементов И 61 -И 6 и И 7 J- И 7j. Выходы всех логических элементов подключены ко входам логического элемента ИЛИ 8, выходы 9 и 10 дешифратора 3 подключены ко входам блока управлени 11, а выход 9 св зан также со входом триггера со счетным входом 12. Выход блок, управлени через узел задержки 13 подключен ко входам логических элементов И 14 и 15, выходы которых подключены к управл ющим входам регистров 4 и 5.
Устройство работает следующим образом.
Предположим, что очередное слово, подлежащее пре(бразованию, записано в регистр 4. При зтом тригер 12 установлен в такое положение, что сигнал присутствует на правом выходе и подаетс на логические элементы И 6 -6j. Рассмотрим работу
устройства с момента сброса счетчика 2 в нуль. Получа импульсы эталонной частоты с генератора 1, счетчик отсчитывает их, и на выходах дешифратора 3 поочередно по вл ютс сигналы. Сигнал с пер-ого выхода открывает логический элемент И 6 и h Ьормаци с первого разр да регистра 4 проходит чь с 1 логический элемент ИЛИ 8 на выход. После того как счетчик 2 отсчитает следующее заданное количество импульсов, на втором выходе дешифратора по вл етс сигнал, открываетс логический элемент И 6 и на выход проходит информаци со второго разр да регистра. Таким образом , последовательно опраишваютс все разр ды регистра 4.
В то же врем сигнал с логического элемента И 14 попадает на заправл ющий вход регистра 5, и в него записьтаетс следующее слово. Слово мож записьшатьс в последовательном, параллельлом или последовательно-параллельном коде (схема управлени записью слова в регистр на чертеже не показана). Таким образом, пока информаци считьшаетс с регистра 4 и на выходе устройства формируетс очередное слово в последовательном коде с заданной циклограммой, в регистр 5 записываетс следующее слово, подлежащее преобразованию.
После опроса регистра 4 сигнал по вл етс на выходе 9 дешифратора 3, проходит на триггер 12 и перебрасьтает его в другое положение. Кроме того, пройд через блок управлени 11 и узел задер ки 13, он попадает в логический элемент И 15, а оттуда на управл ющий вход регистра 4 и дает команду на запись в него следующего слова. Сигнал с левого выхода триггера 12 попадает на логические элементы И 7 J - 7j.
207034
Интервал между словами в последовательном коде на выходе устройства задаетс количеством импульсов , которое должно быть отсчитано счетчиком 2 между по влением сигналов на выходе, соединенном с логическим элементом И 6j, и на выходе 10. Сигнал с выхода 10, пройд через блок управлени 11, сбрасывает счетчик 2 в нуль, и он снова начинает счет импульсов. Преобразование параллельного кода в последовательный повтор етс , только теперь на выход Передаетс информаци из регистра 5, а не из {Регистра 4.
В устройстве поочередно опрашиваютс регистры 4 и 5, и информаци с заданными интервалами между словами передаетс на выход. Интервал между словами регулируют выбором кода в дещифраторе 3, 15 определ ющего момент по влени сигнала на выходе 10.
I
Claims (1)
- Формула изобретениУстройство дл преобразовани параллельного кода в последовательный, содержащее генератор импульсов , соединенньш со входом счетчика, подключенного к дешифратору, часть выходов которого соединена с первыми входами логических элементов И, вторые входы которых подключены к регистрам , а выходы - к логическому элементу ИЛИ, блок управлени , входы которого подключены к дешифратору, отличающеес тем, что,с целью обеспечени возможности регулировани интервала между словами в широких пределах, выход дешифратора, соединенный со входом блока управлени , подключен ко входу триггера со счетным входом, выходы которого подключены ктретьим входам упом нутых логических элементов И и к первым входам двух дополнительных логических элементов И, вторые входы которых соединены через узел задержки с одним из выходов блока управлени , выходы - с управл ющими входами регистров, а другой выход блока управлени подключен к сбросовому входу счетчика.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2123072A SU520703A1 (ru) | 1975-04-07 | 1975-04-07 | Устройство дл преобразовани параллельного кода в последовательный |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2123072A SU520703A1 (ru) | 1975-04-07 | 1975-04-07 | Устройство дл преобразовани параллельного кода в последовательный |
Publications (1)
Publication Number | Publication Date |
---|---|
SU520703A1 true SU520703A1 (ru) | 1976-07-05 |
Family
ID=20615824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2123072A SU520703A1 (ru) | 1975-04-07 | 1975-04-07 | Устройство дл преобразовани параллельного кода в последовательный |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU520703A1 (ru) |
-
1975
- 1975-04-07 SU SU2123072A patent/SU520703A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU520703A1 (ru) | Устройство дл преобразовани параллельного кода в последовательный | |
RU1798901C (ru) | Однотактный умножитель частоты | |
SU1087982A1 (ru) | Преобразователь @ -значного двоичного кода в @ -значный код | |
SU423176A1 (ru) | Устройство для сдвига информации | |
SU898419A1 (ru) | Преобразователь параллельного кода в последовательный | |
SU1160410A1 (ru) | Устройство адресации пам ти | |
SU1606972A1 (ru) | Устройство дл сортировки информации | |
SU525249A1 (ru) | Многоразр дный декадный счетчик | |
RU1785077C (ru) | Преобразователь двоичного кода во временной интервал | |
SU1444744A1 (ru) | Программируемое устройство дл вычислени логических функций | |
SU1213494A1 (ru) | Устройство дл приема кодовой информации | |
SU1725394A1 (ru) | Счетное устройство | |
SU542997A1 (ru) | Устройство дл определени среднеквадратичного значени | |
SU1216830A1 (ru) | Устройство преобразовани кодов | |
SU395989A1 (ru) | Накапливающий двоичный счетчик | |
SU1096651A1 (ru) | Устройство дл обнаружени ошибок в параллельном @ -разр дном коде | |
SU1335968A1 (ru) | Генератор сигналов | |
SU1675948A1 (ru) | Устройство дл восстановлени тактовых импульсов | |
SU1309028A1 (ru) | Устройство дл обнаружени ошибок в коде " @ из @ | |
SU1525889A1 (ru) | Устройство дл контрол последовательности импульсов | |
SU1162025A1 (ru) | Формирователь импульсов | |
SU849299A1 (ru) | Запоминающее устройство | |
SU506125A1 (ru) | Преобразователь частоты в код | |
SU515155A1 (ru) | Устройство дл обмена информацией между регистрами | |
SU1084775A1 (ru) | Устройство дл ввода информации |