SU1084775A1 - Устройство дл ввода информации - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВВОДА ИНФОР МАЦИИ, содержащее блок формировани  тактовых И1ишульсов, первый блок буферной пам ти, первый и второй коммутаторы , -первые выходы которых под ключены к управл ющему входу первого блока буферной пам ти, отличающеес  тем, что, с целью повышени  его надежности путем искл чени  сбоев, в него введены третий коммутатор, второй блок буферной па м ти, первый и второй формирователи счетчик, дешифратор, триггер и преобразователь кодов, вход которого и вход блока формировани  тактовых сигнгшов  вл ютс  входом устройства вход синхронизации преобразовател  кодов соединен с первым выходом бло ка формировани  тактовых сигналов, второй выход KOToi oro подсоединен к стробирующему входу первого коммутатора и к счетному входу счетчика, выходы которого соединены с входами дешифратора, выход которого подключен к установочному входу триггера, один выход которого подключен к управл ющим входам первого коммутатора , первого формировател , к первому управл ющему входу третьего коммутатора , другой выход - к упр вл ющим входам второго коммутатора, второго формировател , к второму управл ющему входу третьего коммутатора, выход которого  вл етс  выходом устройства , а первый и второй информаци онные входы подключены к выходам пер вого и второго формирователей, первый и второй информационные входывыходы которых соединены с ннформаци онными входами-выходами первого и второго блоков буферной пам ти соответственно , а информационные входы первого и второго формирователей соединены с выходами преобразовател  одов ,стробирующих вход второго комутатора  вл етс  стробирующим входом устройства, вторые выходы первого и второго коммутаторов соединены с управл ющим входом второго формировател . п I II

Description

Изобретение относитс  к вычислительной технике и может быть использовано в качестве устройства преобразовани  и буферизации данных и дл  сопр жени  ЭВМ с каналами св зи. Известно устройство дл  ввода дво ичной информации, содержащее анализа тор отсутстви  сигналов, блок формировани  тактовых частот и регенерации , блок Пс1м ти, распределител  записи и считывани , блок сравнени , дополнительный блок сравнени  и анализатор фазового сдвига ij . Наиболее близким к изобретению  вл етс  устройство дл  ввода информации , содержащее на входе блок формировани  тактовых частот и регенерации , один выход которого соединен с информационным входом блока пам ти а два других выхода через р спределители записи и считывани  подключены к.входам управлени  блока пам ти и к входам блока сравнени  скоростей соответственно, анализатор отсутстви  сигнала, вход которого соединен с входом блока формировани  тактовых частот и регенераци, а выход через элементы ИЛИ подключен к входам установки начальной фазы распределителей записи и считывани , причем к вторым входам элементов ИЛИ подключены соответствующие выходы блока сравнени  скоростей 2 . Недостатком известного устройства  вл етс  недостаточна  надежность, что объ сн5 етс:  неспособностью выдавать информацию в виде отдельных посылок заданной длины при непрерывно поступающей входной информации и наличием недопустимых асинхронных сбоев при фазировании распределителей записи и считывани . Цель изобретени  - повышение надежности устройства путем исключени  сбоев. Указанна  цель достигаетс  тем, что в устройство дл  ввода информации , содержащее блок формировани  тактовых импульсов, первый блок буферной пам ти, первый и второй комму таторы, первые выходы которых подклю чены к управл ющему входу первого блока буферной пам ти, введены третий коммутатор, второй блок буферной пам ти, первый и второй формирователи , счетчик, дешифратор, триггер и преобразователь кодов, вход которого и вход блока формировани  тактовых сигналов  вл ютс  входом устройства, вход синхронизации преобразовател  кодов соединен с первым выходом блока формировани  тактовых сигналов, второй выход которого подсоединен к стробирующему входу первого коммутатора и к счетному входу счетчика, выходы которого соединены с входами дешифратора, выход которого поДключен к установочному входу триггера, один выход которого подключен к управл ющим входам первого коммутато- , ра, первого формировател , к первому управл ющему входу третьего коммутатора , другой выход - к управл ющим входам второго коммутатора, второго формировател , к второму управл ющему входу третьего коммутатора, выход которого  вл етс  выходом устройства , а первый и второй информационные входы подключены к выходам первого и второго формирователей, первый и второй информационные входы-выходы которых соединены с информационными входами-выходами первого и второго блоков буферной пам ти соответственно, а информационные входы первого и второго формирователей соединены с выходами преобразовател  кодов, стробирующий вход второго коммутатора  вл етс  стробирующим входом устройства , вторые выходы первого и второго коммутаторов соединены с управл ющим входом второго формировател . На фиг. 1 представлена функциональна  схема предлагаемого устройства; на фиг. 2 - временные диаграммы процессов записи и считывани . Предлагаемое устройство содержит блок 1 формировани  тактовых сигналов , преобразователь 2 кодов, первый и второй формирователи 3 и 4, третий коммутатор 5, первый w второй блоки б и 7 буферной пам ти, первый и второй коммутаторы 8 и 9 счетчик 10, дешифратор 11 и триггер 12. Устройство работает следующим образом . На вход поступает непрерывно информационный сигнал в виде бинарного последовательного кода с тактовой частотой FT . Блок 1 из входной последовательности формирует импульсы тактовой частоты FT с которой происходит запись данных в преобразователь 2 кодов. Последний осуществл ет преобразование последовательного кода в параллельный и выдает данные отдельными словами заданной длийы на формирователи 3 и 4. На втором выходе блок 1 формирует импульсы с частотой FT /п , где п - длина заданного слова (например, при 16-разр дных словах ). Коммутаторы 8 и 9 в данный момент времени формируют сигналы в зависимости от состо ни  триггера 12 только на одном из своих выходов, при этом другие выходы от схемы отключаютс . В зависимости от состо ни  триггера 12. коммутатор 5 пропускает на выход данные с формировател  3 или 4, а формирователи пропускают данные или с преобразовател  2 кодов в блоки буферной пам ти или с блоков буферной пам ти на коммутатор 5. Пусть в данный момент времени триггер 12 находитс , например, в состо нии 1. При этом данные через формирователь 3 поступают на информационные входы блока в буферной пам ти в виде сформированного слова заданной длины. Сформированный блоко 1 импульс тактовой частоты слова (Т-Т/П-) поступает на коммутатор 8, который при этом на первом своем выходе формирует сигнгш управлени , по которому происходит запись данных в блок 6, второй выход коммутатора 8 от схемы отключен (например, путем блокировки сигналом триггера) . При каждом формировании слова формируетс  тактовый импульс слова и происходит запись данных в блок б. В этот же момент времени при каждом поступлении от ЭВМ импу51ьса на вход о коммутатора 9 последний вырабатывает сигнал управлени  на вто ром своем выходе (первый выход отключен сигналом триггера), по котор му происходит считывание записанных ранее данных с блока 7 через формирователь 4 и колв«утатор 5 на выход устройства отдельными словами. Считывание продолжаетс  до тех пор, пока не будет считано все содержимо блока буферной пам ти. Запись вбло б буферной пам ти продолжаетс  до полного его заполнени . Счетчик 10 осуществл ет счет количества записа нда слов, разр дность его определ  3/7

3/7 СУ

CV

7

CV

фз

fM j y/lfti

3/f

ф1/г. 2 етс  объемом блока пам ти. При поступлении последнего записываемого в данный блок слова счетчик 10 обну етс , срабатывает дешифратор 11, который формирует импульс, перебрасывающий триггер в другое состо ние О. Следуюдее слово уже записываетс  в другой блок 7 буферной пам ти, а из блока 6 через формирователь 3 и коммутатор 5 считываютс  записанные перед этим данные на выход устройства и т.д. Процессы записи и считывани  данных идут независимо один от другого. ria фиг. 2 представлены временные диаграммы записи (ЗП) и считывани  (СЧ) дл  каждого блока буферной пам ти. Скорость считывани  должна быть выше скорости записи. Запись идет непрерывно то в один, то в другой блок, считывание начинаетс  с момента переключени  триггера 12, когда коммутатор 9 разрешает прием сигналов по входу о , и заканчиваетс  раньше, чем произойдет следуквдее переключение триггера. Таким образом, полна  длина отдельных посылок, выдаваемых устройством, определ етс  объемом блока буферной пам ти (она может также задаватьс  разр дностью счетчика 10 и числом импульсов)/. Предлагаемое устройство имеет более высокую надежность по сравнению с базовым, так как не требует осуществлени  фазировани  коммутаторов 8 и 9, что принципиально исключает возможность асинхронных сбоев, присущих базовому устройству.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ, содержащее блок формирования тактовых импульсов, первый блок буферной памяти, первый и второй коммутаторы, -первые выходы которых подключены к управляющему входу первого блока буферной памяти, отличающееся тем, что, с целью повышения его надежности путем исключения сбоев, в него введены третий коммутатор, второй блок буферной памяти, первый и второй формирователи, счетчик, дешифратор, триггер и преобразователь кодов, вход которого и вход блока формирования тактовых сигналов являются входом устройства, вход синхронизации преобразователя кодов соединен с первым выходом блока формирования тактовых сигналов, второй выход которого подсоединен вход к стробирующему входу первого коммутатора и к счетному входу счетчика, выходы которого соединены с входами дешифратора, выход которого подключен к установочному входу триггера, один выход которого подключен к управляющим входам первого коммутатора, первого формирователя, к первому управляющему входу третьего коммутатора, другой выход - к управляющим входам второго коммутатора, второго формирователя, к второму управляющему входу третьего коммутатора, выход которого является выходом устройства, а первый и второй информационные входы подключены к выходам пер вого и второго формирователей, первый и второй информационные входывыходы которых соединены с информаци онными входами-выходами первого и второго блоков буферной памяти соответственно, а информационные входы первого и вторрго формирователей соединены с выходами преобразователя кодов , стробирующих вход второго коммутатора является стробирующим входом устройства, вторые выходы первого и второго коммутаторов соединены с управляющим входом второго формирователя .

   SU...1084775