SU578670A1 - Приемное устройство цикловой синхронизации - Google Patents

Description

,1

Изобретение относитс  к технике св зи и может использоватьс  в цифровых системах св зи в качестве устройства цикловой синхронизации с непрерывным последовательным анализом принимаемой информации.

Известно приемное устройство цикловой синхронизации с непрерывным последовательным анализом принимаемой информации. Принцип действи  такого приемника основан на параллельном сравнении информации, разных циклов передачи, включа  символы синхросигнала 1.

Паиболее близким техническим решением к предлагаемому  вл етс  приемное устройство цикловой синхронизации, содержащее последовательно соединенные ключевой блок, первый элемент ИЛИ, регистр сдвига и триггер управлени , выход которого подключен к второму входу ключевого блока, причем первые входы ключевого блока и триггера управлени  соединены с соответствующими входами блока логического умножени , выход которого подключен к второму входу первого элемента ИЛИ и к первому входу блока выделени  фазирующего импульса, выход которого через второй элемент ИЛИ подключен к второму входу триггера управлени , а к установочному входу регистра сдвига непосредственно , а также дешифратор комбинаций с одной единицей и дешифратор нулевых комбинаций.

К входам которых подключены выходы соответствующих разр дов регистра сдвига 2.

Однако известные устройства сложны из-за большого объема пам ти в регистре сдвига, так как длина регистра сдвига равна числу разр дов в одном цикле передачи.

Пель изобретени  - упрощение устройства п}тем сокращени  числа разр дов в регистре сдвига.

Дл  этого в предлагаемое приемное устройство цикловой синхронизации введены стробирующий блок, делитель частоты, блок изменени  периода делени  и счетчик комбинаций, при этом к первому входу ключевого блока подключен выход стробирующего блока, к управл ющему входу которого подключен выход дешифратора нулевых комбинаций через последовательно соединенные блок изменени  периода делени  и делитель частоты, а выход дешифратора комбинаций с одной единицей через счетчик комбинаций подключен к второму входу блока выделени  фазирующего импульса ц к второму входу второго элемента ИЛИ.

На чертеже приведена структурна  электрическа  схема предлагаемого устройства.

Приемное устройство цикловой синхронизации содержит последовательно соединенные ключевой блок 1, первый элемент ИЛИ 2, регистр 3 сдвига и триггер 4 управлени , выход

которого подключен к второму входу ключевого блока 1, причем первые входы ключевого блока 1 и триггера 4 управлени  соединены с соответствующими входами блока 5 логического умножени , выход которого подключен к второму входу первого элемента ИЛИ 2 и к первому входу блока 6 выделени  фазирующего импульса, выход которого через второй элемент ИЛИ 7 подключен к второму входу триггера 4 зправлени , а к установочному входу регистра 3 сдвига непосредственно, а также дещифратор 8 комбинаций с одной единицей и дешифратор 9 нулевых комбинаций , к входам которых подключены выходы соответствующих разр дов регистра 3 сдвига, стробирующий блок 10, делитель 11 частоты, блок 12 изменени  периода делени  и счетчик 13 комбинаций, при этом к первому входу ключевого блока 1 подключен выход стробирующего блока 10, к управл ющем) входу которого подключен выход дешифратора 9 нулевых комбинаций через последовательно соединенные блок 12 изменени  периода делени  и делитель 11 частоты, а выход дешифратора 8 комбинаций с одной единицей через счетчик 13 комбинаций подключен к второму входу блока 6 выделени  фазирующего импульса и к второму входу второго элемента ИЛИ 7.

Приемпое устройство цикловой синхронизации работает следующим образом.

Делитель 11 частоты принимаемого сигнала с коэффициентом делеии , равным числу раздел емых цифровых потоков, формирует из поступающей на его вход тактовой частоты стробирующие импульсы, которые с иомощью стробнруюп1,его блока 10 выдел ют из поступающего на вход информационного сигнала посылки, иринадлежащие одному из цифровых потоков. Эти посылки, пройд  через ключевой блок 1 и элемент ИЛИ 2, иоступают в регистр 3 сдвига, число  чеек которого равно отпошению числа посылок в одиом цикле передачи к числу раздел емых потоков. Когда первый двоичный разр д исследуемого цифрового потока, иесущий «1, ио витс  на выходе последней  чейки регистра 3 сдвига, триггер 4 управлени  переключаетс  и ключеi3oi ( блок 1 црекраш,ает пропускать посылки разделенпого цифрового потока в регистр сдвига. С этого момента начинает работать блок 5 логического умножени , выходные импульсы которого также записываютс  в регистр сдвига. Если исследуема  ветвь не со .(.ержпт посылок синхронизирующего сигнала, то дешифратор 9 нулевых комбинаций регистра сдвига выдел ет сигнал, который подгоTOiinT через элемент ИЛИ 7 и триггер 4 уиравлепи  ключевой блок 1. Одновременно этот же сигнал с выхода дешифратора нулевых ко-мбинаций регистра сдвига через блок 12 изменени  периода делени  сдвинет на один тактовый интервал выдел емую иоследовательиость делител  тактовых импульсов, котооа  будет выдел ть с помощью стробирующего блока 10 очередной цифровой поток. Однако имеетс  веро тность того, что при ИССЛР довании цифрового потока, ие содержащего синхросигнала, в регистре 3 сдвига останетс  одна единична  посылка, не принадлежаща  синхросигналу. Дл  уменьщени  веро тности ложного фазировани  распределител  последовательно с дешифратором 8 комбинаций с одной единицей включаетс  счетчик 13 комбинаций с одной единицей. Если до тех цор, пока счетчик комбииаций ие превысит своего порогового значени  сработает дешифратор 9 нулевых комбинаций, ироизойдет изменение темиа счета делител  частоты 11 и процесс

поиска синхросигнала начнетс  с очередной цифровой ветви.

Такое изменение темиа счета происходит до тех пор, пока исследованию не подвергнетс  цифровой иоток, содержаший в себе сиихросигнал . При этом, когда в регистре 3 сдвига останетс  одна единична  посылка, иринадлежаща  синхросигиалу, сработает дешифратор 8 комбинации с одной единицей и после последовательного повторени  этой комбииацни некоторое число раз, при котором будет превышен порог счетчика 13 комбинаций, блок выделени  фазирующего импульса формирует выходной импульс, устанавливаюший регистр сдвига в пулевое состо ние, триггер управлени  в исходное состо ние и фазирует расиределитель приемной аппаратуры.

Claims (2)

1.Патент США № 3588703, кл. 325-58, опубл. 1971.

2.Мартынов Е. М. Синхронизаци  в системах передачи дискретных сообщений. М.,

«Св зь, 1972, с. 152-158.