SU549804A1 - Устройство дл преобразовани параллельного кода в последовательный - Google Patents

Устройство дл преобразовани параллельного кода в последовательный

Info

Publication number
SU549804A1
SU549804A1 SU2095559A SU2095559A SU549804A1 SU 549804 A1 SU549804 A1 SU 549804A1 SU 2095559 A SU2095559 A SU 2095559A SU 2095559 A SU2095559 A SU 2095559A SU 549804 A1 SU549804 A1 SU 549804A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
counter
input
decoder
signal
Prior art date
Application number
SU2095559A
Other languages
English (en)
Inventor
Юрий Александрович Авах
Владимир Константинович Фатин
Original Assignee
Предприятие П/Я А-1001
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1001 filed Critical Предприятие П/Я А-1001
Priority to SU2095559A priority Critical patent/SU549804A1/ru
Application granted granted Critical
Publication of SU549804A1 publication Critical patent/SU549804A1/ru

Links

Landscapes

  • Control Of Conveyors (AREA)

Description

динены с дешифратором 3. Перва  группа выходов дешифратора 3 соединена с первой группой входов блока 4 элементов И, втора  группа входов которого соединена с выходами регистра 5, информационные входы которого подключены к входным шинам , а управл ющий вход соединен с первым выходом блока 7 управлени . Выходы блока 4 элементов И соединены с входами элемента ИЛИ 8, выход которого подключен к выходной шине 9. Иервый вход элемента ИЛИ 10 соединен с вторым выходом блока 7 управлени , второй вход - с информационным входом счетчика // и выходом 12 второй группы выходов дешифратора 3, выход 13 той же группы соединен с входом блока 7 управлени , а выход 14 - с первым входом элемента И /5, выход которого соединен с третьим входом элемента ИЛИ 10. Выход элемента ИЛИ 1П через элемент 16 задержки соединен с установочными входами счетчиков 2 и //. Выход счетчика // через инвертор 17 соединен со вторым входом элемента И 15.
Перед началом работы с блока 7 управлени  через элемент ИЛИ 10 на установочный вход счетчика 2 подаетс  сигнал сброса, а на установочный вход счетчика // - сигнал установки в положение, соответствующее отсчету одной единицы. С другого выхода блока 7 на управл ющий вход регистра 5 подаетс  сигнал, по которому в него записываетс  слово, подлежащее преобразованию из параллельного кода в последовательный. Работа схемы начинаетс  с отсчета числа импульсов, поступающих с генератора 1 импульсов на информационный вход счетчика 2. С выхода счетчика 2 в параллельнолт коде на вход дешифратора 3 подаетс  число отсчитанных импульсов. Когда это число дойдет до величины, соответствующей по влению сигнала на выходе 3, первой группы выходов дешифратора 3, первый логический элемент И блока 4 элементов И иронускает информацию («нуль или «единицу) из первого разр да регистра 5 на вход элемента ИЛИ 8. Аналогично последовательно опрашиваютс  все разр ды регистра 5, и информаци  с них в последовательном коде через элемент ИЛРТ 8 поступает на выходную шину 9.
Через заданное врем  после опроса последнего разр да регистра по вл етс  сигнал на выходе 14 второй группы выходов дешифратора 3 и, пройд  через элемент И 15, открытый сигналом с инвертора /7, элемент ИЛИ 10 и элемент 16 задержки, сбрасывает в «нуль счетчик 2 и записывает вторую «единицу в счетчик //. Счетчик 2 снова начинает отсчитывать импульсы, поступающие с генератора / импульсов, и последовательно опрашивать разр ды регистра 5.
По окончании второго цикла опроса снова по вл етс  сигнал на выходе 14 дешифратора 3, и сбрасываетс  в нулевое состо ние счетчик 2, а счетчик 11 отсчитывает еще одну единицу.
После очередного цикла опроса регистра 5 счетчик // заполн етс  (его емкость равна требуемому числу повторений), на его выходе по вл етс  потенциальный сигнал, который, пройд  через инвертор 17, снимает разрешающий сигнал со входа элемента И 15.
Поскольку счетчик 2 сбрасываетс  в нуль сигналом, переполнившим счетчик 11, начинаетс  новый цикл опроса регистра 5, но
0 после его окончани  сигнал с выхода 14 дешифратора 3 не проходит через элемент И 15 и счетчик 2 продолжает считать.
На блок 7 управлени  с выхода 13 дешифратора 3 поступает сигнал, по которому
5 блок 7 управлени  дает команду в регистр 5 на сброс информации и запись нового слова.
Через заданный интервал времени по вл етс  сигнал на выходе 12 дешифратора 3, который сбрасывает в нуль счетчик // и,
П пройд  через элемент ИЛИ 10 и элемент 16 задержки сбрасывает в «нуль счетчик 2 и записывает «единицу в счетчик 11. Начинаетс  многократный опрос и передача в последовательном коде следующего слова.
Интервал времени между окончанием последнего опроса одного слова и началом опроса следующего слова задаетс  соответствующим выбором числа импульсов, определ ю0 щим по вление сигнала на выходе 12 дешифратора .
Использование предлагаемого устройства обеспечивает по сравнению с известными устройствами следующие преимущества: п-крат5 ное повторение каждого слова в последовательном коде и формирование требуемых интервалов времени между повторени ми одного и того же слова и между различными словами достигаетс  без существенного услож0 нени  аппаратуры.

Claims (2)

1.СССР, а. с. № 265562, кл. G 06 F 5/06 от 1968 г.
2.СССР, а. с. N° 344575, кл. Н 03 К 5/01 от 1970 г.
М I /
SU2095559A 1975-01-10 1975-01-10 Устройство дл преобразовани параллельного кода в последовательный SU549804A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU2095559A SU549804A1 (ru) 1975-01-10 1975-01-10 Устройство дл преобразовани параллельного кода в последовательный

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU2095559A SU549804A1 (ru) 1975-01-10 1975-01-10 Устройство дл преобразовани параллельного кода в последовательный

Publications (1)

Publication Number Publication Date
SU549804A1 true SU549804A1 (ru) 1977-03-05

Family

ID=20607130

Family Applications (1)

Application Number Title Priority Date Filing Date
SU2095559A SU549804A1 (ru) 1975-01-10 1975-01-10 Устройство дл преобразовани параллельного кода в последовательный

Country Status (1)

Country Link
SU (1) SU549804A1 (ru)

Similar Documents

Publication Publication Date Title
SU549804A1 (ru) Устройство дл преобразовани параллельного кода в последовательный
SU898419A1 (ru) Преобразователь параллельного кода в последовательный
SU1420648A1 (ru) Формирователь импульсных последовательностей
SU894710A1 (ru) Устройство приоритета
SU441642A1 (ru) Лини задержки
SU717756A1 (ru) Устройство дл определени экстремального числа
SU985827A1 (ru) Буферное запоминающее устройство
SU746503A1 (ru) Устройство дл определени максимального числа
SU1160410A1 (ru) Устройство адресации пам ти
SU1084775A1 (ru) Устройство дл ввода информации
SU1068920A1 (ru) Генератор функций Уолша
SU780046A1 (ru) Регистр сдвига
SU1149233A1 (ru) Таймер
SU1464165A1 (ru) Устройство дл сопр жени вычислительной машины с каналами св зи
SU924696A1 (ru) Преобразователь последовательного кода в параллельный
SU945971A1 (ru) Формирователь импульсов
SU516030A1 (ru) Генератор случайной последовательности импульсов
SU622172A1 (ru) Динамическое запоминающее устройство
SU560222A1 (ru) Устройство дл преобразовани двоичного кода в код гре и обратно
SU1061128A1 (ru) Устройство дл ввода-вывода информации
SU1468251A1 (ru) Многостоповый преобразователь временных интервалов в цифровой код
SU809293A1 (ru) Устройство дл приема и передачииНфОРМАции
SU509891A1 (ru) Регистр сдвига
SU520703A1 (ru) Устройство дл преобразовани параллельного кода в последовательный
SU765855A1 (ru) Устройство дл передачи и приема сигналов