SU509891A1 - Регистр сдвига - Google Patents
Регистр сдвигаInfo
- Publication number
- SU509891A1 SU509891A1 SU1856285A SU1856285A SU509891A1 SU 509891 A1 SU509891 A1 SU 509891A1 SU 1856285 A SU1856285 A SU 1856285A SU 1856285 A SU1856285 A SU 1856285A SU 509891 A1 SU509891 A1 SU 509891A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- register
- input
- reset
- bus
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Description
1
Изобретение относитс к область вычислительной техники и может быть использовано при создании устройства дл выполнени наименьшей пачки импульсов из анализируемой серии пачек, дл счета и запоминани числа импульсов в ней.
Известен регистр сдвига, содер 1 аш 1й в каж,дом разр де триггер, выход которого через элемент задержки подключен к первому входу триггера последующего разр да. Входы младшего триггера регистра подключены к шине входного сигнала и шине сброса непосредственно , а вторыр входы остальных триггеров подсоедины к этим же шинам через элементы ИЛИ. Регистр сдвига считает в унитарном коде число импульсов в пачке, поступающей по щине входного сигнала и помнит его лишь до момента прихода по шине сброса импульса, предшествующего следующей пачке.
Однако функциональные возможности такого регистра ограничены.
Целью изобретени вл етс возможность
запоминани числа импульсов в наименьшей пачке из поступающей серии пачек.
Эта цель достигаетс тем, что предложенный регистр содержит блок разрешени сдвига, блок разрешени сброса, триггер начального сравнени и элемент ИЛИ на первом входе триггера младшего разр да, шину установки в начальное состо ние, подключенную к первым входам элементов ИЛИ и к первому входу триггера начального сравнени ; причем один выход блока разрешени сдвига соединен со входом триггера младшего разр да, остальные выходы - со вторыми входами элементов управл ющие входы блока разрешени сдвига соединены с выходами всех триггеров, кроме младшего разр ща регистра, и с выходом триггера начального сравнени ; основной вход блока разрешени сдвига подключен к шине входного сигнала, один выход блока разрешени сброса соединен со входом тригг .ра начального сравнени , остальные - соответственно с третьими входами элементов управл ющие входы блока разрешени сброса соединены с выходами всех
триггеров регистра; основной вход блока разрешени сброса соединен с шиной сброса .
Блок-схема регистра представлена на чертеже.
Регистр состоит из триггеров 1 в каждом разр да, элементов задержки 2, элеметов ИЛИ 3, триггера начального сравнени 4, блока разрешени сброса 5, блока разрешени сдвига б, шины установки в на чальное состо ние 7, шины сброса 8 и шины входного сигнала 9.
Шина 7 соединена с первым входом тригера 4 и через элементы ИЛИ 3 с первым входом триггера 1 младшего разр да и вторыми входами триггеров 1 остальных разр дов регистра. Шина 8 через блок разрешени сброса 5 соединена со вторым входом триггера 4 и дополнительно через элементы ИЛИ 3 с первым входом триггера 1 младшего разр да и вторыми входами триггеров 1 остальных разр дов регистра. Шина 9 через блок разрешени сдвига б соединена со вторым входом триггера 1 младшего разр да и дополнительно через элементы ИЛИ со вторыми входами триггеров 1 остальных разр дов регистра.
Выходы всех триггеров 1 соединены со входами блока разрешени сброса 5, который выполнен таким образом, что разреша- ет сброс триггеров в состо ние О лишь в части регистра с весами, большими чем,
вес младшей единицы, записанной ь данный момент в регистре. Выходы всех триггеров 1, кроме младшего, и выход триггера 4 соединены со входом блока разрешени сдвига б, который выполнен таким образом что разру шает сдвиг единицы лишь в части регистра с весами, меньшими, чем вес старшей единицы, записанной в регистре
перед началом анализа текущей пачки. Число триггеров 1 должно быть хот бы на единицу больше, чем число импульсов в минимальной пачке.
Регистр сдвига работает следуюшим о&разом .
Перед началом работы по шине 7 подаетс импульс, который устанавливает в состо ние 1 триггер 1 младшего разр па и триггер 4 и в состо ние О все осталь ные триггеры регистра. После этого по шине 9 подаютс импульсы анализируемых пачек, отделенных друг от друга импульсами сброса, подаваемыми по шине 8. Импульсы , приход шие по шине 9, сдвигают 1 из триггера младшего разр да регистра в сторону старших разр дов. Число импульсов в первой пачке может быть большим , равным или меньшим, чем число триггеров 1 в регистре сдвига. В первом и вто
ром случае число сдвигов единицы таково, что после окончани анализируемой пачки импульсов все триггеры 1 оказываютс в состо нии О, триггер 4 - в положении 1, а после импульса сброса триггер 4 и триггер 1 младшего разрада - в состо нии 1 , остальные триггеры 1 - в состо нии О, т.е. схема возврашаетс в начальное состо ние. В третьем случае импульсы первой исследуемой пачки сдвигают 1 из триггера 1 младшего разр да лишь в /.. разр д (где I - число импульсов в этой пачке) По окончаний пачки в состо нии 1 оказываютс триггер 4 и триггер i. + 1-го разр да, а после импулса сбросе - триггер 1 +1-го разр да и триггер мла,дшего разр да, все остальные триггеры - в состо нии О.
Число импульсов /2 в следующей пачке может быть большим, равным или меньшим , чем i-. . Если 1у 1 (как в
1ч1
рассмотренном выше случае), когда число импульсов первой пачки больше или равно числу триггеров 1 регистра), то состо ние схемы в результате анализа этой пачки не измен етс , т.е. к приходу очередной пачки в состо нии 1 вновь оказываютс триггер i + 1-го разр да и младший триггер регистра. Если же i /, то после
окончани пачки в состо нии 1 оказываютс триггеры 1 +1-ГО /2 + 1-го разр дов ,- а после прихода импульса сброса триггер / + 1-го разр да и младший тригер , остальные триггеры - в состо нии О.
1 аким образом, после анализа каждой из поступающих на шину входнпт-о сигнала пачек импульсов запомненна в регистре 1 или остаетс на месте или и- ремещаетс в сторону младших разр дов регистра. После анализа всей серии пачек 1 остаетс в триггере i-го разр да . +1, который соответствует числу импульсов / в наTfllfil
именьшей пачке.
Claims (1)
- Формула изобретениРегистр сдвига, содержащий в каждом разр де триггер, выход которого через элемент задержки подключен к первому входу триггера последующего разр да, второй вход которого подключен к выходу элемента ИЛИ шину сброса и шину входного сигнала , отличающийс тем, что, с нелью запоминани количества, импульсов в наименьщей пачке из серии поступающих на вход пачек, в него введен блок разрешени сдвига, блок разрещени сброса, триггер начального сравнени , элемент ИЛИ на первом входе триггера младшего разр да и
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1856285A SU509891A1 (ru) | 1972-12-02 | 1972-12-02 | Регистр сдвига |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1856285A SU509891A1 (ru) | 1972-12-02 | 1972-12-02 | Регистр сдвига |
Publications (1)
Publication Number | Publication Date |
---|---|
SU509891A1 true SU509891A1 (ru) | 1976-04-05 |
Family
ID=20534833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1856285A SU509891A1 (ru) | 1972-12-02 | 1972-12-02 | Регистр сдвига |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU509891A1 (ru) |
-
1972
- 1972-12-02 SU SU1856285A patent/SU509891A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU678434A1 (ru) | Устройство дл измерени одиночных и многократных ударных импульсов | |
SU509891A1 (ru) | Регистр сдвига | |
SU378875A1 (ru) | Всесоюзна?: i | |
SU780046A1 (ru) | Регистр сдвига | |
SU1728975A1 (ru) | Устройство выбора каналов | |
SU1525923A1 (ru) | Устройство дл оценки качества передачи дискретных сигналов | |
SU1114967A2 (ru) | Устройство определени периода повторени импульсов | |
SU549804A1 (ru) | Устройство дл преобразовани параллельного кода в последовательный | |
SU509890A1 (ru) | Регистр сдвига | |
SU717756A1 (ru) | Устройство дл определени экстремального числа | |
SU1169018A1 (ru) | Буферное запоминающее устройство | |
SU1624528A1 (ru) | Сдвиговый регистр | |
SU407376A1 (ru) | Адаптивный коммутатор системы тел еизмерен ии | |
SU1501276A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU769549A1 (ru) | Устройство дл определени дифференциального закона распределени веро тностей экстремальных значений | |
SU734662A1 (ru) | Устройство дл приема информации | |
SU911712A1 (ru) | Нормализатор длительности импульсов,статически распределенных во времени | |
SU378863A1 (ru) | УСТРОЙСТВО дл РАСЧЕТА ДЛИНЫ СТРОКИ | |
SU1172001A1 (ru) | Устройство дл преобразовани серии импульсов в пр моугольный импульс | |
SU1068920A1 (ru) | Генератор функций Уолша | |
SU1231497A1 (ru) | Устройство дл определени положени числа на числовой оси | |
SU1018218A1 (ru) | Устройство дл выделени первого и последнего импульсов в пачке | |
SU924696A1 (ru) | Преобразователь последовательного кода в параллельный | |
SU702493A1 (ru) | Устройство дл формировани пачек импульсов | |
SU1383363A1 (ru) | Сигнатурный анализатор |