SU1501276A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах обработки и вывода цифровой информации. Целью изобретени   вл етс  упрощение преобразовател . Поставленна  цель достигаетс  тем, что в преобразователь, содержащий мультиплексор 6, счетчик 5, ПЗУ 7, накопительный сумматор 11, счетчик переполнений 14, дополнительно введены триггер 12, элементы И-НЕ 13,17, элемент ИЛИ 16, формирователь сигнала готовности 15, причем счетчик переполнений 14 выполнен ревирсивным. 1 ил.

Description

i W

Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано в устройствах обработки и вывода числовой информации .

Цель изобретени  - упрощение преобразовател  .

На чертеже приведена структурна  схема преобразовател .

Устройство содержит информационные Ьходы 1 преобразовател , такто- вьй вход 2 преобразопател , установочный вход 3 преобразовател , регистр 4, счетчик 5, ко -1мутатор 6, выполненный на мультиплексоре, формирователь 7 эталонного кода, выполненный на ПЗУ, сумматор 8, регистр

9сумматора, информационные выхода

10преобразовател , накопительный сумматор 11, образованный из сумматора 8 и регистра 9 сумматора, триггер 12, элемент И-НЕ 13, счетчик 14 переполнений, формирователь 15 сигнала готовности, выполненный на од- новибраторе, элемент ИЛИ 16, элемент И-НЕ 17 и выход 18 готовности преобразовател .

Преобразователь работает следующим образом.

Импульс начальной установки, поступающий на вход 3, производит запись входного двоичного кода с информационных входов 1 в регистр 4 и установку в нулевое состо ние счетчика 5, регистра 9, сумматора 11, триггера 1 2 и счетчика 14 переполнений. По переднему фронту тактовых импульсов, поступающих на вход 2, происходит запись выходно1 о кода сумматора 8 в регистр 9, а по заднему фронту этих импульсов - изменение состо ни  счетчика 5 импульсов на единицу. Код младших разр дов 1-4 с выхода счетчика 5 задает адрес  чейки ПЗУ 7, Б которой хранитс  двоично-дес тич- Hbtfi эквивалент единицы соответствующего разр да входного двоичног о числа , по вившегос  на выходе мультиплексора 6. Наличие 1 в этом разр де  вл етс  условием по влени  кода эквивалента на выходах ПЗУ 7, О в соответствующем разр де входного двоичного числа блокирует ПЗУ либо по входу Выборка кристалла, либо по старшему разр  ду адресной шины ПЗУ, задава  область, в которой во всех  чейках записаны нули. Двоично-дес тичный сумматор 8 служит

5

0

5

0

5

0

5

0

5

дл  суммировани  выхохиюго кода ПЗУ 7 с содержим1)м регистра 9 сумматора на также преобразовани . Таким образом, к концу цикла преобразовани , длительность которого опре- д« л етс  числом разр дов входного двоичного числа, на информационных выходах 10 формируетс  число, равное сумме всех единичных тетрад двоично-дес тичных эквивалентов входного двоич}1ого числа. На выходе формировател  15 образуетс  сигнал готовности декады, который может быть использован дл  разрешени  приема кода единичной тетрады двоично-дес тичного числа оконечным устройством . По заднему фронту этого сигнала , прошедшего через элемент ИЛИ 16, регистр 9 сумматора рбнул етс , после чего он готов к преобразованию следующей декады.

Единицы переноса, по вившиес  в результате суммировани  эквивалентов единиц двоично-дес тичного числа , подсчитываютс  счетчиками 14 переполнений.

Следующий цикл преобразовани  аналогичен описанному и отличаетс  тем, что выходными разр дами 5-7 счетчика 5 задаютс  области адресов  чеек ПЗУ 7, в которых хран тс  двоично-дес тичные эквиваленты дес тков , сотен, тыс ч, дес тков тыс ч соответствующих разр дов входного двоичного числа, а также добавлением к сумме числа единиц переноса, по вившихс  в результате суммировани  в предыдущем цикле.

В этом -случае счетчик 14 работает следующим образом.

Сигналом готовности с выхода формировател  15 триггер 12 устанавливаетс  в единичное состо ние и разрешает прохождение тактовых импульсов с входа 2 через элемент И-НЕ 13 на вычитающий вход счетчика 14, импульс с выхода обнулени  счетчика 14 устанавливает триггер 12 в нулевое состо ние, в результате чего элемент И-НЕ 13 закрываетс  и запрещает прохождение тактовых импульсов на вычитающий вход счетчика 14. Таким образом , пока триггер 12 находитс  в единичном состо нии, по каждому такту осуществл етс  суммирование единиц переноса из младшей декады в старшую.

Число циклов преобразовани  определ етс  разр дностью входной инфор5I 50 1 2

мации и равно числу дноичпсм-дес тич- ныхдекад пресОратораиного дпоичисл о числа, фи преобразовании 16-разр д,- ного двоичного кола оно равно п ти.

Формула и 3 t) б р е т е н и  

Преобразопатсль дг(тич11ог(5 кода в двоично-дес тичный, содержащий ком .мутатор, формирователь эталонного кода, накопительный сумматор, счетчик переполнений и счетчик, выходы которого соединены с адресными входами формировател  эталонного кода, информационный вход которого соедине с выходом коммутатора, а выходы формировател  эталонного кода соединены с информационными входами накопительного сумматора, разр дные выходы которого соединены с информационными выходами преобразовател , тактовый вход которого соединен с тактовыми входами накопительного сумматора и счетчика, выходы младшей группы разр дов которого соединены с управл ющими входами коммутатора, а вход

сброса счетчика соединен с установочным входом преобразовател  и входом сброса счетчика переполнений, о т

лью упрощени  преобразовател , он содержит регистр, триггер, формирователь сигнала готовности, первый и второй элементы И-НЕ и элемент ИЛИ, причем формирователь эталонного кода выполнен на ПЗУ, счетчик переполнений выполнен реверсивным, а коммутатор

o

2

0

5

0

5

766

выполнен на мультиплексоре, информационные входы которого соединены с выходами рет истра, иифетрмационные входы и установочн 1Й вход которого соединены с соответствующими входами преобразовател , выход готовности которого соединен с первым выходом формировател  сигнала готовности, второй выход которого соединен с первым входом элемента ИПИ и с синхровходом триггера, выход которого соединен с входом переноса накопительного сумматора , первым входом сброса триггера и первым входом первого элемента И- НЕ, второй вход которого соединен с тактовым входом преобразовател , а выход первого элемента И-НЕ соединен с входом декремента счетчика переполнений , вход инкремента которого соединен с выходом второго элемента И-НЕ, первый вход которого соединен с выходом переполнений накопительного сумматора, а второй вход второго элемента И-НЕ соединен с тактовым входом преобразовател , вход логической единицы которого соединен с D- входом триггера, второй вход сброса которого соединен с выходом обнулени  счетчика переполнений, выход четвертого разр да счетчика соединен с входом формировател  сигнала готовности , установочный вход преобразовател  соединен с втopы ; входом элемента ИЛИ, выход которого соединен со входом сброса накопительного сумматора .

Claims (1)

1. Формула изобретения Преобразователь двоичного кода в двоично-десятичный, содержащий коммутатор, формирователь эталонного кода, накопительный сумматор, счетчик переполнений и счетчик, выходы которого соединены с адресными входами формирователя эталонного кода, информационный вход которого соединен с выходом коммутатора, а выходы формирователя эталонного кода соединены с информационными входами накопительного сумматора, разрядные выходы которого соединены с информационными jq выходами преобразователя, тактовый вход которого соединен с тактовыми входами накопительного сумматора и счетчика, выходы младшей группы разрядов которого соединены с управляю- 25 щими входами коммутатора, а вход сброса счетчика соединен с установочным входом преобразователя и входом сброса счетчика переполнений, отличающийся тем, что, с цеЛью упрощения преобразователя, он содержит регистр, триггер, формирователь сигнала готовности, первый и второй элементы И-НЕ и элемент ИЛИ, причем формирователь эталонного кода выполнен на ПЗУ, счетчик переполнений 35 выполнен реверсивным, а коммутатор выполнен на мультиплексоре, информационные входы которого соединены с выходами регистра, информационные входы и установочный вход которого соединены с соответствующими входами преобразователя, выход готовности которого соединен с первым выходом формирователя сигнала готовности, второй выход которого соединен с первым входом элемента ИЛИ и с синхровходом триггера, выход которого соединен с входом переноса накопительного сумматора, первым входом сброса триггера и первым входом первого элемента ИНЕ, второй вход которого соединен с тактовым входом преобразователя, а выход первого элемента И-НЕ соединен с входом декремента счетчика переполнений, вход инкремента которого соединен с выходом второго элемента И-НЕ, первый вход которого соединен с выходом переполнений накопительного сумматора, а второй вход второго элемента И-НЕ соединен с тактовым входом преобразователя, вход логической единицы которого соединен с Dвходом триггера, второй вход сброса которого соединен с выходом обнуления счетчика переполнений, выход четвертого разряда счетчика соединен с входом формирователя сигнала готовности, установочный вход преобразователя соединен с вторым входом элемента ИЛИ, выход которого соединен со входом сброса накопительного сумматора .