SU1525923A1 - Устройство дл оценки качества передачи дискретных сигналов - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - расширение функциональных возможностей. Устройство дл  оценки качества передачи сигналов содержит блок выделени  1 ошибок, формирователь 2 тактовых импульсов, счетчик 3, блок пам ти 4, блок вычислений 5, таймер 6, блок управлени  7, измеритель 8 длины пакета, состо щий из делител  16 частоты, мультиплексора 17 и счетчика 18, регистр 9, измеритель 10 паузы, состо щий из делител  19 частоты, мультиплексора 20 и счетчика 21, триггер 11, эл-т задержки 12, формирователь 13 коротких импульсов, эл-т ИЛИ 14 и формирователь 15 адреса. Цель достигаетс  путем измерени  распределени  длин пакетов ошибок и пауз между ними. Устройство по пп.2 и 3 ф-лы отличаетс  выполнением измерителей 8 и 10. 2 з.п. ф-лы, 2 ил.

Description

Изобретение относитс  к злектро- С в зи н может быть использовано дл  исследовани  статистических характеристик потоков ошибок в цифровых системах передачи.

Цель изобретени  - расширение функциональных возможностей путем обеспечени  измерени  распределени  длшн пакетов ошибок и пауз между ними .

На фиг.1 приведена структурна  электрическа  схема предлагаемого устройства; на фиг.2 - временные диаграммы , по сн ющие его работу.

Устройство дл  оЦенки качества передачи сигналов содержит блок 1 выде цени  ошибок, формирователь 2 тактовых импульсов, счетчик 3, блок 4 пам ти , блок 5 вычислений, таймер 6, блок 7 управлени , измеритель 8 длин пакета, регистр 9, измеритель 10 паузы , триггер 11, элемент 12 задержки, фop пфoвaтeль 13 коротких импульсов, элемент 1-ШИ 14 и формирователь 15 адреса , причем измеритель 8 длины пакета содержит делитель 16 частоты, мультиплексор 17 и счетчик 18, а измеритель 10 пауз содержит делитель 19 частоты, мультиплексор 20 и счетчик 21.

Устройство работает следуюидим образом.

Исследуемый сигнал поступает ил.новременно на входы формировател  2 тактовых импульсов и блока 1 выделени  ошибок, на выходах которых образуютс  соответственно тактовые и тульсы (фиг,2А) и импульсы ошибок (фиг.2Б). Состо ние исследуемого сигнала (Ошибки или Пауза ) фиксирует триггер 11, дл  чего на один его вход поступают импульсы ошибок, перевод щие триггер 11 в нулевое состо ние, а на другой вход поступает ш-шульс, отмечающий момент времени, отсто щий от последней ошлбки пакета на защитный интервал о (фиг.2В) .

Длительность пакета ошибок определ етс  в измерителе 8. На его вход поступают тактовые импульсы, подсчет которых в делителе 16 возможен только при нулевом состо нии триггера 1 1 (режим Ошибки), В исходном состо нии на выходах счетчика 18 установлены уровни 000. При этом включен певый мультиплексор 17. При первой ошибке с первого выхода делител  16 че0

5

0

5

0

5

0

5

0

5

рез мультиплексор 17 на вход счетчика 18 поступает импульс, который переводит его в состо ние 001 и, следовательно , переключает мультиплексор 17 на второй вход. По мере поступлени  тактовых импульсов на выходах делител  16 поочередно по вл ютс  импульсы (или потенциалы), отмечающие прохождение второго, четвертого, восьмого и т.д. тактового импульса. Каждый импульс (потенциал) переводит счетчик 18 в следующее состо ние и одновременно открывает следующий вход мультиплексора 17. Таким образом, на выходе счетчика 18 формируетс  код, отображающий в логарифмическом масштабе (по основанию 2) количество прошедших тактовых импульсов.

Предложенна  реализаци  измерител  8 обеспечивает сжатие информации о длительности пакетов с целью упрощени  аппаратной реализации устройства и программного обеспечени . Хот  при этом увеличиваетс  погрешность измерени  пакетов большой ;и1ительности, зато обеспечиваетс  эффективное использование  чеек блока 4 пам ти и облегчаетс  последующа  обработка результатов измерений. При других вариантах построе и  измерител  8 зависимость его выходного кода от количества тактовых импульсов, соот- ветствующих длительности пакета, может быть друга .

Регистр 9 фиксирует значение выходного кода измерител  8 в каждый момент прохождени  ошибки, тем самыл обеспечиваетс  текуща  регистраци  длительности пакета независимо от наличи  правильно прин тых символов внутри пакета ошибок. По окончании пакета ошибок информаци  о его длительности сохран етс  в регистре 9 до поступлени  следующего пакета.

Подсчет длительности паузы осуществл етс  в измерителе 10, который построен и функционирует аналогично измерителю 8. Однако импульсы на выходах делител  19 отмечают прохождение , например, сотого, тыс чного и т.д. тактового импульса, что обеспечивает еще более плотное представление информации о длительности паузы .

Импульсы ошибок поступают на управл ющий вход измерител  10 и устанавливают делитель 19 в нулевое состо ние . После каждой ошибки измери

тель 10 начинает подсчет тактов. Если ошибок больше нет, то наступление состо ни  Пауза отмечаетс  по влением потенциала (или импульса) на управл ющем выходе измерител  10 через защитный интервал после ошибки. Затем измеритель 10 продолжает от счет тактовых импульсов, и на его вькоде присутствует код, соответствующий длительности паузы в логарифмическом масштабе (по основанию 10).

При-поступлении следующей ошибки информаци  в счетчике 21 стираетс  не сразу, а через интервал времени 0, задаваемый элементом 12 задержки, после обнулени  триггера 11. Это не- обхо;1имо дл  записи информации об измеренной длительности паузы. Сброс счетчика 21 осуществл ет короткий импульс с формировател  13.

В течение каждого цикла измерени  (например, 1 с) информаци  об измеренных длительност х пакетов ошибок и пауз накапливаетс  в блоке 4 пам ти , дл  чего в нем предусмотрено требуемое количество  чеек пам ти дл  хранени  сумм пакетов и пауз всех диапазонов длительности, причем коды длительностей пакетов (с выхода регистра 9) и коды длительностей пауз (с выхода измерител  10)  вл ютс  адресами соответствующих  чеек пам ти.

Через формирователь 15 адреса код длительности пакета (или паузы) пода стс  на блок 4 пам ти, при этом на его выходы поступает значение суммы пакетов (или пауз) дачной длительности , записанной ранее. По мере изменени  кода длительности пакета в регистре 9 (или паузы в счетчике 21) соответственно измен етс  и адресный код. Таким образом, к моменту окончани  каждого состо ни  на выходах блока 4 пам ти установлено записанное ранее значение суммы пакетов (или пауз) той же длительнос

ти, что и измеренна  в данный момент . При изменении состо ни  исследуемого сигнала зто значение суммы на некоторое врем  сохран етс  на выходах блока 4 пам ти, так как формирователь 15 переключаетс  сигналом с выхода элемента 12 задержки через элемент ИЛИ 14.

При каждом изменении состо ни  контролируемого сигнала за врем  0 последовательно выполн ютс  следую0

0

5

1дие операции: перенесение значени  записанной ранее суммы пакетов (или пауз) данной длительности из блока 4 пам ти в счетчик 3 (режим параллельной записи в счетчик 3 задаетс  импульсами фиг.2Г); прибавление единицы к записанному значению (режим Счет осуществл ют импульсы фиг.2Л); запись полученной суммы в те же  чейки блока 4 пам ти (под упрарле.нием импульсов фиг.2Ж).

Окончание цикла измерений (1 с или др.) определ етс  вьщачей им- 5 пульса с таймера 6. К этому моменту tio  чейкам блока 4 пам ти распределена информаци  о зафиксированных пакетах и паузах. Эта информаци  переноситс  дл  последующей обработки в блок 5 вычислений. Одновременно проводит с  очистка  чеек блока 4 пам ти . После поступлени  с таймера 6 управл юп ;его импульса блок 5 вычислений начинает вырабатывать следующие сигналы: управл ющий сигнал (фиг.2К), переключающий формирователь 15 и устанавливающий в нулевое состо ние счетчик 3; коды адресов запрашиваемых  чеек пам ти, которые поступают на адресные входы блока 4 пам ти через формирователь 15 адреса; сит-нал стирани  в виде последовательности импульсов , каждьш из которых по вл етс  перед выдачей следуюшег о кода адреса с блока 5 вычислений.

Сигнал фиг.2Е поступает на первый управл ющий вход бормировател  15 непосредственно , а на второй - через элемент 1ШИ 14. При этом обеспечиваетс  прохождение через формирователь 15 адресных кодов с блока 5 вычислоний.

По каждому адресноьг колу блок 4 пам ти выдает на информационные входы блока 5 вычислений соответствующее значение суммы пакетов (или пауз). После прин ти  этой инАормации код адреса еще некоторое врем  не мен етс , при этом с блока 5 вычислений на второй вход блока 7 поступает импульс стирани , KOTopbrfi в нем инвертируетс  и включает режим записи блока 4 пам ти . В  чейки блока 4 пам ти записываетс  нулевое состо ние, так как на установочный вход счетчика 3 подан сигнал сброса ((Ьиг.2Е). Таким образом ,  чейки блока 4 пам ти по адресу подготовлены к следующем циклу измерений. Затем с блока 5 выдаетс  следующий код адреса.

0

0

5

0

5

Эти операции вьтолн ютс  до тех пор, пока содержимое всех  чеек блока

4пам ти не будет перенесено в блок

5вычислений, и все они не будут подготовлены к следующему циклу измерений . После этого устройство продолжит работу в режиме измерени  пакетов и пауз.

В блоке 5 вычислений в соответствии с заданным алгоритмом осуществл етс  обработка результатов измерений с целью определени  зaкoнoмepнocteй по влени  и группировани  ошибок в исследуемом дискретном канале. Результаты обработки регистрируютс  в форме таблиц, графиков на соответствующих приборах, сопр женных с процессором блока 5.

Claims (2)

1. Устройство дл  оценки качества передачи днскретньпс сигналов, содержащее блок выделени  ошибок, таймер, формирователь адреса и последовательно соединенные формирователь тактовых импульсов, вход и выход которого соединен соответственно с сигнальным и тактовым входами блока выделени  ошибок, блок управлени , счетчик блок пам ти и блок вычислений, адресные и управл ющий входы и выходы блока пам ти соединены соответственно с выходами формировател  адреса, с вторым выходом блока управлени  и с входами параллельной записи счетчика , отличающеес  тем, что с целью расширени  функциональных возможностей путем обеспечени  измерени  распределени  длин пакетов ошибок и пауз между ними, введены формирователь коротких импульсов, измеритель паузы, последовательно соединенные измеритель длины пакета и регист и последовательно соединенные триггер , элемент задержки и элемент ИЛИ, при этом выход блока выделени  ошибок подключен к первому управл ющему входу измерител  паузы, к управл ющему входу регистра и к входу установки триггера, выход которого подключен к управл ющему входу измерител  длины.пакета и к второму входу блока управлени , третий вход которого соединен с выходом

Г,

59238

элемента задержки и с входом формировател  коротких импульсов, выход которого подключен к второму управл ющему входу измерител  паузы , сигнальный вход которого соединен с сигнальным входом измерител  длины пакета и с первым входом блока управлени , третий выход которо10 го подключен к входу разрешени  счета счетчика, установочный вход которого соединен с первым управл ющим выходом блока вычислений, с первым управл ющим входом формировател 

15 адреса, с четвертым входом блока

управлени  и с вторым входом элемента ИЛИ, выход которого подключен к второму управл ющему входу формировател  адреса, первый, второй и третий

20 сигнальные входы которого соединены

5

0

5

0

5

0

5

соответственно с выходом регистра, с сигнальным выходом измерител  паузы, управл ющий выход которого подключен к входу сброса триггера, и с адресным выходом блока вычислений, вход меток времени и выход стираний которого соединены соответственно с выхо дом таймера и с п тьм входом блока управлени .

2.Устройство по п.1, о т л и - чающе.ес  тем, что измеритель длины пакета выполнен в виде последовательно соединенных делител  частоты , мультиплексора и счетчика, выход которого соединен с управл ющим входом мультиплексора и  вл етс  выходом измерител  длины пакета, сигнальным и управл ющим входами кото-- рого  вл ютс  соответственно сигнальный вход делител  час готы и установочный вход счетчика, соединенный с установочным входом делител  частоты,

3,Устройство по п.1, о т л и - чающеес  тем, что измеритель паузы выполнен в виде последовательно соединенных делител  частоты, мультиплексора и счетчика, выход которого соединен с управл ющим мультиплексора и  вл етс  сигнальным выходом измерител  паузы, управл ющим выходом, сигнальным и первым и вторым управл ющими входами которого  вл ютс  соответственно соответствующий выход , сигнальный и установочный входы делител  частоты и установочный вход счетчика.

«V4

0

ф

г

u

Uj