SU1468251A1 - Многостоповый преобразователь временных интервалов в цифровой код - Google Patents

Abstract

Изобретение относитс  к измерительной технике и может быть испольт зовано дл -измерени  временных интервалов . Цель изобретени  - повышение быстродействи  и точности преобразовани  временных интервалов в цифровой йод. МНОГОСТОПОВЫЙ преобразователь временных интервалов в цифровой код содержит элемент 1 ИЛИ, генератор 2 тактовых импульсов, формирователь 3 серии импульсов, формирователь 4 импульсов , счетчик 5 импульсов, блок 8 задержки, регистр 10 пам ти, блок 12 управлени . С целью повышени  точности и быстродействи  преобразовани  за счет образовани  новых св зей в устройство введены блок 9 элементов ИЛИ, блок 11 регистров пам ти, первый 6 и второй 7 элементы И. Блок 9 элементов ИЛИ состоит из (N+1) элемента ИЛИ, первые входы которых подключены к выходам блока 8 задержки, а вторые входы блока элементов ИЛИ - к второму выходу блока 12 управлени , Блок 11 регистров пам ти состоит из Ы-сдвиго- вых регистров, счетные входы которых  вл ютс  выходами блока элементов ИЛИ , э информационными входами блока регистров пам ти  вл ютс  разр дные выходы счетчика импульсов. Блок 12 управлени  содержит последовательно соединенные формирователь коротких ч импульсов , первый элемент ИЛИ, р-триг- гер, элемент задержки,элемент И,управл емый генератор, второй элемент ИJlИ, а также элемент И-НЕ. В описании приведены примеры реализации блока 8 задержки, блока 9 элементов ИЛИ, блока 11 регистров пам ти. 2 з.п. ф-лы, 2 ил. г (Л GD 00 ГС сл

Description

Изобретение относитс  к измерительной технике и может быть использовано дл  измерени  временных интервалов ,

Цель изобретени  - повышение точности и быстродействи  преобразований.

На фиг. 1 представлена структурна  схема предлагаемого преобразовател ; на фиг. 2 - то же, блока управлени .

преобразователь содержит первый j1 элемент ИЛИ, генератор 2 тактовых импульсов, формирователь 3 серии импульсов , формирователь k импульсов, N-разр дный счетчик 5 импульсов, первый 6 элемент И, второй 7 элемент И, блок 8 задержки, состо щий из триггеров 8.1-8.N, блок 9 элементов ИЛИ, ;состо 1ций из (N+I) элемента 9.19.Nt

.r1 или, регистра .р егистроЕ пам ти,

10

10 пам ти, блока 11

состо щего из

N- к-разр дных сдвиговых регистров 11.1-11oN и блока 12 управлени ,

Генератор 2 тактовых импульсов соединен с первым входом формировател  3 серии импульсов и формировател  импульсов, выход формировател  3 серии импульсов соединен со счетным входом Nl-разр дного счетчика импульсов, вы- хЬд формировател  k импульсов - с вхо- дЬм блока 8 задержки, состо щего из N последовательно соединенных триггеров 8.1-8oN, D-входы триггезров 8„1- B.N соединены с уровнем логического О, входы установки в 1 триггеров 0.1-8.N  вл ютс  соответствующими установочными входами блока 8 задержки, тактовый вход первого триггера 8.1  вл етс  входом блока 8 задержки, ин-, В1&рсные выходы-: триггеров 8.1-8.N - соответствующими выходами блока 8 задержки , инверсный выход триггеров 8«1-8,N соединен с соответствующим тактовым входом последующего тригге- Jpa 8.2-8.N, выходы блока 8 задержки соответственно соединены, с первыми входами блока у элементов ИЛИ, кроме первого, первый выход Ь лока 8 соединен также с первым входом блока элементов ИЛИ, выход которого соединен с тактовым входом регистра 10 пам ти, выход последнего разр да которого соединен с первым входом эле- УПоавл и ° 1235 ,,,у ,„

м ° которого входу элемента 2k И-НЕ , выход которо- соединен с вторыми входами блока 9, и uiupu

элементов ИЛИ, второй 1 вход блока

счет чика ti импульсов, третьему входу формировател  3 серии импульсов и первым входам первого 6 элемента И и второго 7 элемента И,вторые входы которых соединены соответственно с шинами СТАРТ и СТОП, выход первого 6 элемента II соединен с вторым входом формировател  3 серии импульсов, а выход второго 7 элемента И - к второму ВХОДУ формировател  импульсов.

Блок 12 управлени  содержит второй 20 элемент ИЛИ, второй 21 элемент ИЛИ, D-триггер 22, элемент 23 задержки, 5 элемент 24 И-НЕ, третий 23 элемент И, управл емый генератор 26 и формирователь 27 короткого импульса.

Формирователь 27 короткого импульса соединен с первым входом 24 элемента 24 И-НЕ и  вл етс  третьим 13 входом блока 12 управлени , выход формировател  короткого импульса,. соединен с первым входом второго 20 элемента ИЛИ, второй вход которого  вл етс  третьим 13 входом, блока Т2 управлени , выход второго 20 элемента ИЛИ соединен с входом установки в 1 - триггера 22, D-БХОД которого подключен к уровню логического О, его за держки 30 тактовый вход  вл етс  вторым 115 входом блока 12 управлени , пр мой выход D-триггера 22  вл етс  первым 1Э выходом блока 12 управлени , а инверсный выход D-триггера 22 через элемент 23 задержки подключен к пер20

25

го соединен с вторым входом элемента 21р И и  вл етс  третьим 18 выходом

19 v;r,r,, - 1ь  е(с  третьим о выходом

тнта Гили т °Т ° 40 У--Р°йства 12 управлени , выход эле- 1 ..:::..°fl . °-- гь и соединен с входом управл 45

дИнен с шиной КОНЕЦ ИЗМЕРЕНИЯ, его. первый вход соединен с выходом переполнени  N-разр дного . счетчика 5 им- пульсов, выходы которого подключены к соответствующим входам блока 11. пам ти тактовые входы которого - к соответствующим выходам блока 9 элементов и к соответствующим установочным входам блока 8 задержки. Первый 1б вход блока 12 управлени  соединен с входом установки в О регистра 10 па- МЯ1ТИ и подключен к шине СБРОС, четвертый 17 вход блока 12 управлени  .- соединен с шинной ОПРОС, третий 18 выход блока 12 управлени  с шиной ГОТОВНОСТЬ, а его первый 1 выход - к инфо рмационному входу регистра 10 пам ти, входу СБРОС М--разр дного. ,

55

соединен с входом управл емого генератора 26, выход которого соединен с первым входом третьего 21 элемента ИЛИ, второй вход которого  вл етс  четвертым 17 входом блока.12 управлени , выход второго 21 элемента ИЛИ. вл етс  вторым 14 выходом блока 12 управлени .

Преобразователь работает следующим образом.

После включени  преобразовател  перед началом измерений на соответствующие шины подают .сигналы КОНЕЦ ИЗМЕРЕНИЯ и СБРОС, привод  схемы- преобразовател  в исходное состо ние. Все выходы блока 8 задержки наход тс  в состо нии логического О, на информационный вход регистра 10 пам ти подаетс  логическа  1, на первые

входу элемента 2k И-НЕ , выход которо- , и uiupu

го соединен с вторым входом элемента 21р И и  вл етс  третьим 18 выходом

- 1ь  е(с  третьим о выходом

У--Р°йства 12 управлени , выход эле- гь и соединен с входом управл У--Р°йства 12 управлени , выход эле- гь и соединен с входом управл 

соединен с входом управл емого генератора 26, выход которого соединен с первым входом третьего 21 элемента ИЛИ, второй вход которого  вл етс  четвертым 17 входом блока.12 управлени , выход второго 21 элемента ИЛИ. вл етс  вторым 14 выходом блока 12 управлени .

Преобразователь работает следующим образом.

После включени  преобразовател  перед началом измерений на соответствующие шины подают .сигналы КОНЕЦ ИЗМЕРЕНИЯ и СБРОС, привод  схемы- преобразовател  в исходное состо ние. Все выходы блока 8 задержки наход тс  в состо нии логического О, на информационный вход регистра 10 пам ти подаетс  логическа  1, на первые

входы первого 6 и второго 7 Элементов И - логическа  1. Измерение

+ Z. ifj,,  вл етс  мер

временных интервалов начинаетс  с момента поступлени  сигнала СТАРТ, 5 При этом импульсы с выхода генератора 2 через формирователь 3 серии импульсов поступают на счетный вход N-раз- р дного счетчика ij импульсов. По природу сигнала СТОП импульс, вырабаты- Ю |ваемый на выходе формировател  4 импульсов и сдвинутый на полпериода относительно импульса на выходе формировател  3 серии импульсов, поступает на вход блока 8 задержки, формиру , после- 15 зу;ТЬтатов измерени 

гостопового преобра врем  преобразовател длины N-разр дного сов и от быстродейс мы регистрации резу Последнее достигает ни  блока 11 регист зование которого по обработать к-сигнал зи с внешней систем

Следующий сигнал ший на преобразоват большее чем t, от дущего сигнала СТО пись очередной и перезапись информа го счетчика 5 импул

довательность сигналов на выходах блока 8 :задержки. Сигнал с первого выхода блока 8 задержки через элемент 9.N+1 ИЛИ поступает на тактовый вход регистра 10 пам ти, который представл ет собой к-разр дный сдвиговый per гистр, и производит запись логической 1 в его младший разр д. Число единиц в регистре 10 пам ти соответствует числу сигналов СТОП, поступивших на преобразователь. Выходные сигналы блока 8 задержки поступают через соответствующий элемент .N ИЛИ на такто- вые входы блока регистров П пам ти,вы- зыва  последовательную перезапись информации с N-разр дного счетчика 5 им- пул.ьсов в N младших разр дов к-разр дных сдвиговых регистров 11ol-11.N, Одно- време.нно с этим импульсы перезаписи поступают через соответствующие элементы 9.1-ЭоЫ ИЛИ на соответствующие установочные входы блока 8 задержки, привод  его в исходное состо ние и под- готавлива  его к поступлению следующего сигнала СТОП. При этом элементы 9, ИЛИ,включенные в тракт прохождени  сигналов перезаписи информации, выполн ют также роль врем задаюцих элементов дл  блока 8 задержки о Вь1ход- ные сигналы блока 8 задержки равны по длительности, котора  определ етс  как

+ 0.

где с пврем  срабатывани  одного из

элементов 9. ИЛИ, г - врем  установки одного из триггеров 8J-B.N по входу S. Сигнал на каждом выходе блока 8 задержки сдвинут относительно сигнала на предыдущем выходе на величину - врем  установки одного из триггеров 8o1-8.N по входу С Врем  с момента поступлени  сигнала на вход блока 8 задержки до момента возвра8251

. щени  триггера 8,1 в исходное состо ;- ние, определ емое как t

0,

м--с Z. ifj,,  вл етс  мертвым временем мно5 Ю 15 зу;ТЬтатов измерени 

гостопового преобразовател . Мертвое врем  преобразовател  не зависит от длины N-разр дного счетчика 5 импульсов и от быстродействи  внешней системы регистрации результатов измерени , Последнее достигаетс  за счет введени  блока 11 регистров пам ти, использование которого позвол ет прин ть и обработать к-сигналов СТОП без св зи с внешней системой регистрации ре зу;ТЬтатов измерени 

Следующий сигнал СТОП, поступивший на преобразователь через врем , большее чем t, относительно предыдущего сигнала СТОП, вызывает запись очередной в регистр 10 пам ти и перезапись информации из N-разр дного счетчика 5 импульсов в блок рёгист ров пам ти, 11ри этом информаци , хранивша с  в регистрах 11,1-11,N,сдвигаетс  в следующий разр д. После поступлени  и обработки к-го сигнала СТОП в регистре 10 пам ти содержитс  к-единиц, а в блоке 11 к N-раз- р дных цифровых кодов, соответствующих к временным интервалам. Признаком поступлени  и обработки к-го сиг- , нала СТОП служит по вление 1 в к-ом разр де регистра 10 пам ти. После этого блок 12 управлени  блокирует элемент 6 И и элемент 7 И, блокирует поступление импульсов серии импульсов на счетный вход N-разр дного счетчика 5 импульсов, срабатывает N-разр дный счетчик 5 импульсов, устанавливает уровень логического О . на информационном входе регистра 10 пам ти и выставл ет сигнал ГОТОВ-. НОСТЬ, После к-го цикла считывани  информации в к-ом разр де регистра 1Q содержитс  логический по  влении которого блок 10 блока 12 управлени  снимает сигнал ГОТОВНОСТЬ, устанавливает логическую; 1 на информационном входе регистра 10, разблокирует элементы 6 И и 7 И, Много- стоповый преобразователь готов к измерению следующих временных интервалов . При необходимости прервать процесс измерени  временных интервалов после поступлени  м-го сигнала СТОП () подают сигнал КОНЕЦ ИЗМЕРЕ- НИЯ . При этом блок 12 управлени  блокирует элементы 6 И и 7 И, блокирует поступление серии импульсов на счет-:

ньий вход N-разр дного счетчика 5 импульсов, сбрасывает N-разр дный i счетчик 5 импульсов, устанавливает логический О на информационном входе регистра 10 пам ти и производит сдвиг информации в регистре пам ти и в блоке 11 регистров пам ти. В момент по влени  1 в к-ом разр де регистра Ю пам ти сдвиг информации прекращаетс , блок управлени  устанавливает сигнал ГОТОВНОСТЬ, начинаетс  пере- aainncb из блока 11 регистров пам ти во внешнюю систему регистрации резуль- TajTOB измерени  по сигналам ОПРОС. Порле м циклов перезаписи в к-ом райр де регистра 10 пам ти по вл етс  логический О, после чего сигнал ГО- TOjBHOCTb снимаетс , на информацион- ныр вход регистра 10 пам ти подаетс  логическа  1, элемент 6 И и эла-. меНт 7 И открываютс ,, ДеистЕзие сиг- Hajia р-переполнение N-разр дного счетIJL4I/D t. .«.«.п ...

ЧИ1

с 

аналогично действию сигнала КОНЕЦ ИЗ- МЕТЕНИЯ.

Следует отметить, что в блоке 8 за 1ержки использованы триггеры, одно- Гиг|ные с используемыми в N-разр дном счетчике 5 импульсов, при этом достигаетс  равенство времени распрос т- . рамени  сигнала по N-разр дному счетчику 5 импульсов с временем распрост- сигнала по блоку 8.задержки тем самым обеспечиваетс  правильность пер)езаписи информации в блок регистров пам ти.

;Г1рименение блока регистров 11 пам ти |последсйгат.ельно-параллельного дей- ртви , выполненного в виде N-к -разр дных сдвиговых регистров, обусловлено- получением гарантированного

MSDiT По л-

U682518

; блока задержки, элемент ИЛИ, регистр пам ти, блок управлени  отличи1 ю щ и и с   тем, что, с целью повыше - J ни  точности и быстродействи  преобразовани , в него введены блок элементов ИЛИ, блок регистров пам ти и первый и второй элементы И, выходы которых соответственно подключены к вторым вхо- 10 дам формировател  импульсов и формировател  серии импульсов, третий вход последнего соединен с первыми входами первого и второго элементов И, с информационными входами регистра па- J5 м ти, с R-входом счетчика импульсов и с первым выходом блока управлени , второй выход которого подключен к первым входам блока элементов ИЛИ, вторые входы которого подключены к отводам 20 блока задержки, выходы блока элементов ИЛИ подключены к счетным входам .регистра пам ти и блока регистров пам ти соответственно, информационные входы блока регистров пам ти подключеЫ1ч1 L/ n Or ciMiti... ..

I..-- -.,,, - J.,f- - - |W J | lSjl( ( 1,Н ti

™ - ™

30

35

мертвого времени t,, не завис щего от длины N-разр дного счетчика 5 им- пу ьсов и от быстродействи  внешней системы регистрации результатов изме- РСИМЯ

Claims (1)

1. Миогостоповый преобразователь временных интервалов в цифровой код, содержащий генератор тактовых импульсов , выходы которого подключены к первым входам формировател  импульсов и формировател  серии импульсов, выход ко торого соединен со счетным входом счетчика импульсов, выход форми роэател  импульсов подключен к входу

сов, выход переполнени  которого подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу регистра пам ти и первому входу блока управлени , второй вход которого подключен к выхрду элемента ИЛИ, третий вход блока управлени  соединен с R-входом регистра пам ти и шиной СБРОС, третий вход элемента ИЛИ соединен с шиной КОНЕЦ ИЗМЕРЕНИЯ.

2, Преобразователь по п. 1 отличающийс  тем, что блок уп- { авлени  содержит последовательно соединенные формирователь короткого им- пульса, первый элемент ИЛИ, D-триг- - гер, элемент задержки, третий элемент И, управл емый генератор, второй элемент ИЛИ и элемент И-НЕ, п р-вый вход которого соединен с выходом эле- 45 f ;,f . второй вход элемен- з та И-НЕ соединен с входом формировател  короткого импульса и  вл етс  первым входом блока управлени , второй вход первого элемента ИЛИ  вл ет- с  третьим входом блока управлени , « выход элемента И-НЕ соединен с вторым входом элемента И, при этом D-ВХОД подключен к шине УСТАНОВКА и , С-вход D-триггера  вл етс  вторым входом блока управлени , пр - -триггера  вл етс  первым выходом блока управлени , выход второго элемента ИЛИ  вл етс  вторым выходом блока управлени .

. tjnapm

Фиг.1

-Ji,-.

; :Л ,1V

,: is ,

/