SU949823A1 - Счетчик - Google Patents
Счетчик Download PDFInfo
- Publication number
- SU949823A1 SU949823A1 SU803223474A SU3223474A SU949823A1 SU 949823 A1 SU949823 A1 SU 949823A1 SU 803223474 A SU803223474 A SU 803223474A SU 3223474 A SU3223474 A SU 3223474A SU 949823 A1 SU949823 A1 SU 949823A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- synchronous
- counter
- register
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл вычитани счета импульсов в системах с синхронной передачей сигналов .
Известен счетчик дл вычитани , содержащий динамический регистр, триггер, два элемента И, элемент ИЛИ, инвертор и элемент задержки 1.
Недостаток известного счетчика дл вычитани заключаетс в относительной сложности его реализации.
Известен также счетчик, содержащий регистр на синхронных элементах, синхронный элемент И, синхронный элемент И-ИЛИ, синхронный элемент ИЛИ и первый и второй синхронные элементы ИЛИ-НЕ, причем вход регистра соединен с выходом элемента ИЛИ, а первый вход первого синхронного элемента ИЛИ-НЕ соединен с первым входом счетчика импульсов 2.
Недостатком известного счетчика вл етс его относительно больша сложность.
Цель изобретени - упрощение счетчика.
Поставленна цель достигаетс тем, что в счетчике, содержащем регистр на синхронных элементах, синхронный элемент И, синхронный элемент И-ИЛИ, синхронный элемент ИЛИ и первый и второй синхронные элементы ИЛИ-НЕ, причем вход регистра соединен с выходом элемента ИЛИ, а первый вход первого синхронного элемента ИЛИ-НЕ соединен с первым входом счетчика импульсов, выход первого синхронного элемента ИЛИ-НЕ соединен с первым входом второго синхронного элемента ИЛИ10 НЕ, выход которого соединен с вторым входом первого синхронного элемента ИЛИ-НЕ и первым входом синхронного элемента ИЛИ второй вход которого соединен с выходом синхронного элемента И, первый и второй входы которого соединены с выходами COOTS ветственно первого синхронного элемента ИЛИ-НЕ и синхронного элемента И-ИЛИ, выход которого соединен с вторым входом второго синхронного элемента ИЛИ:-НЕ, первый и второй входы первой группы входов по И синхронного элемента И-ИЛИ соединены соответственно с выходом регистра на синхронных элементах и вторым входом счетчика, третий и четвертый входы которого соединены соответственно с первым и вторым входами второй группы входов по и синхронного элемента И-ИЛИ. На чертеже показана структурна схема счетчика. Счетчик содержит регистр 1 на синхронных элементах, синхронный элемент И 2, синхронный элемент И-ИЛИ 3, синхронный элемент ИЛИ 4 и первый 5 и второй 6 синхронные элементы ИЛИ-НЕ, , причем вход регистра 1 соединен с выходом элемента ИЛИ 4, а первый вход первого сиихронного элемента ИЛИ-НЕ 5 соединен с первым входом 7 счетчика импульсов, выход первого синхронного элемента ИЛИ - НЕ 5 соединен с первым входом второго синхронного элемента ИЛИ-НЕ 6, выход которого соединен с вторым входом первого синхронного элемента ИЛИ-НЕ 5 и первым входом синхронного элемента ИЛИ 4, второй вход которого соединен с выходом синхронного элемента И 2, первый и вто рой входы которого соединены с выходами соответственно первого синхронного элемента ИЛИ-НЕ 5 и синхронного элемента И.- ИЛИ 3, выход которого соединен с вторым входом второго синхронного элемента ИЛИ-НЕ 6, первый и второй входы первой группы входов по И синхронного элемента И-ИЛИ 3 соединены соответственно с выходом регистра 1 на синхронных элементах и вторым входом 8 счетчика, третий 9 и четвертый 10 входы которого соединены соответственно с первым и вторым входами второй группы входов по И синхронного элемента И-ИЛИ 3. Счетчик работает следующим образом. На вход 8 сброса и вход 9 записи подаютс сигналы логического нул и логической единицы соответственно, а на информационный вход 10 поступает, начина с младшего разр да, последовательно двоичный код начальной установки счетчика, который сдвигаетс через элементы И- ИЛИ 3 и И 2 в разр ды регистра 1. По окончании записи последовательного двоичного кода начальной установки счетчика на вход 8 сброса и вход 9 записи подаютс сигналы логической единицы и логического нул соответственно. Регистр 1 переходит в режим хранени последовательного двоимного кода начальной установки счетчика. В этом режиме любой единичный логический сигнал, сдвигаемый с выхода элемента И-ИЛИ 3, поступа на второй вход элемента ИЛИ-НЕ 6, устанавливает на его выходе нулевой логический сигнал, который совместно с нулевым логическим сигналом , действующим по счетному входу 7, устанавливает на выходе элемента ИЛИ- НЕ 5 единичный логический сигнал. Как только на счетный вход 7 поступает первый импульс входной последовательности , на выходе элемента ИЛИ-НЕ 5 формируетс нулевой логический сигнал, который закрывает элемент И 2 к моменту сдвига с выхода элемента И-ИЛИ 3 младшего разр да двоичного кода начальной установки . Если в младшем разр де содержитс код единицы, то единичный логический сигнал, сдвигаемый с выхода элемента И-ИЛИ 3, на вход элемента И 2 не проходит и, поступа на второй вход элемента ИЛИ-НЕ 6, формирует на его выходе нулевой логический сигнал. Таким образом, с выхода последнего разр да (с выхода элемента И 2) и с выхода элемента 6 на входы элемента ИЛИ 4 предпоследнего .разр да вместо единичного логического сигнала младшего разр да двоичного кода начальной установки сдвигаетс нулевой логический сигнал. В следующем такте по окончании действи первого импульса на счетном входе 7 на выходе элемента ИЛИ-НЕ 5 формируетс единичный логический сигнал, который открывает элемент И 2 и, поступа на первый вход элемента ИЛИ-НЕ 6, поддерживает на его выходе нулевой логический сигнал. В результате регистр 1 возвращаетс в режим хранени двоичного кода начальной установки, который уменьшаетс на единицу младшего разр да. Если во врем поступлени на счетный вход 7 первого импульса в младшем разр де двоичного кода начальной установки содержитс код нул , то на выходе элемента ИЛИ-НЕ 6 формируетс единичный логический сигнал, который сдвигаетс на второй вход элемента ИЛИ 4 предпоследнего разр да, записыва единичный логический сигнал вместо нулевого логического сигнала, младшего разр да двоичного кода начальной установки. Если в следующих тактах с выхода элемента И-ИЛИ 3 сдвигаютс нулевые логические сигналы второго и последующих разр дов двоичного кода начальной установки, то с выхода элемента ИЛИ- НЕ 6 сдвигаетс единичный логический сигнал на второй вход элемента ИЛИ 4 предпоследнего , разр да регистра 1. Так продолжаетс до первого, начина с младшего разр да, единичного логического сигнала, сдвигаемого с выхода элемента И-ИЛИ 3. В этом случае единичный логический сигнал, сдвигаемый с выхода элемента И-ИЛИ 3, поступает на второй вход элемента ИЛИ- НЕ 6 и формирует на его выходе нулевой логический сигнал. Поскольку в это врем на выходе элемента ИЛИ-НЕ 5 также действует нулевой логический сигнал, закрывающий элемент И 2, то на входы элемента ИЛИ 4 с выходов элементов ИЛИ-НЕ 6 и И 2 поступают нулевые логические сигналы , записывающие нулевой код по месту первого единичного кода начальной установки счетчика. В следующих тактах после сдвига с выхода элемента И-ИЛИ 3 первого , начина с младшего разр да, единичного кода начальлой установки счетчика на входах элемента ИЛИ-НЕ 5 действуют нулевые логические сигналы, которые формируют на выходе элемента ИЛИ-НЕ 5 единичный логический сигнал, который открывает элемент И 2, и, поступа на первый вход элемента ИЛИ-НЕ б, поддерживает на его выходе нулевой логический сигнал. Таким образом, и в этом случае регистр 1 возвращаетс в режим хранени двоичного кода начальной установки, который уменьшаетс на единицу младшего разр да . Например, код 10110000 начальной установки измен етс на код 10101111.
Аналогичным образом работает счетчик дл вычитани во врем поступлени на счетный вход 7 следующих импульсов входной последовательности.
Технико-экономическое преимущество предлагаемого счетчика дл вычитани заключаютс в упрощении устройства.
Claims (2)
1.Авторское свидетельство СССР № 485565, кл. Н 03 К 27/00, 1975.
2.Филлиппов А. Г. Белкин О. С. Проектирование логических узлов ЭВМ. М., «Сов. радио, 1974.
&
& /
6:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803223474A SU949823A1 (ru) | 1980-12-26 | 1980-12-26 | Счетчик |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803223474A SU949823A1 (ru) | 1980-12-26 | 1980-12-26 | Счетчик |
Publications (1)
Publication Number | Publication Date |
---|---|
SU949823A1 true SU949823A1 (ru) | 1982-08-07 |
Family
ID=20933994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU803223474A SU949823A1 (ru) | 1980-12-26 | 1980-12-26 | Счетчик |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU949823A1 (ru) |
-
1980
- 1980-12-26 SU SU803223474A patent/SU949823A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU949823A1 (ru) | Счетчик | |
SU1034188A1 (ru) | Пороговый элемент (его варианты) | |
SU395989A1 (ru) | Накапливающий двоичный счетчик | |
SU1413590A2 (ru) | Устройство дл коррекции шкалы времени | |
SU1736000A1 (ru) | Преобразователь код - временной интервал | |
SU594501A1 (ru) | Компаратор | |
SU1174919A1 (ru) | Устройство дл сравнени чисел | |
SU928345A2 (ru) | Дискретный умножитель частоты следовани импульсов | |
SU1462282A1 (ru) | Устройство дл генерировани синхроимпульсов | |
SU798814A1 (ru) | Устройство дл сравнени чисел | |
SU1656512A1 (ru) | Генератор рекуррентной последовательности с самоконтролем | |
SU1444937A1 (ru) | Делитель частоты следовани импульсов с регулируемой длительностью импульсов | |
SU1013952A1 (ru) | Цифровой умножитель частоты следовани импульсов | |
SU1124310A1 (ru) | Устройство дл свертки по модулю | |
SU894847A1 (ru) | Умножитель частоты следовани импульсов | |
SU1247828A2 (ru) | Устройство дл коррекции шкалы времени | |
SU1714811A1 (ru) | Преобразователь двоичного кода во временной интервал | |
SU790232A1 (ru) | Устройство дл преобразовани частот импульсных последовательностей | |
SU907846A1 (ru) | Декодирующее устройство | |
SU1488825A1 (ru) | Изобретение относится к автоматике и вычислительной технике и может быть использовано | |
SU658556A1 (ru) | Преобразователь кода гре в двоичный код | |
SU710054A1 (ru) | Устройство дл распознавани двоичных знаков | |
SU1150737A2 (ru) | Генератор последовательности импульсов | |
SU1297232A1 (ru) | Преобразователь последовательного кода в параллельный | |
SU739624A1 (ru) | Датчик времени дл обучающего устройства |